FPGA软件使用

Quartus Ⅱ

使用流程

新建工程文件

File 👉 New Project Wizard 👉 Next 👉 路径，下面两个名称和路径一致👉
添加已有文件，没有则跳过 👉 器件选择 👉 选择工具 👉 总结报告–finish

File 👉 New 👉 添加文件类型 Verilog HDL File

编译

·
Compile Design ··································· 全编译
Analysis & Synthesis ·····························分析与综合
Fitter （Place & Route）·························布局布线
Assembler（Generate programming files）··汇编，产生下载文件
TimeQuest Timing Analysis ······················时序分析
EDA Netlist Writer ··································EDA网表
Program Device（Open Programmer）······ 程序下载

**管脚分配 Pin Planner **
手动分配
菜单As’signments 👉 Pin Planner 👉 管脚分配 👉 重新编译一次，生效

Tcl 脚本
方式一：
Project 👉 Generate Tcl File for Project 👉 OK 👉

方式二：
Pin Planner 👉 点击右键 Export 👉 文件名–Tcl --确定 👉 导入文件中（Tools–>Tcl scipts–>project–tcl文件–Run

工程配置
Assignments 👉 Device 👉 Device and Pin Options 👉 Unsued Pins （未使用管脚）—As input tri-stated （输入三态）–>Dual-Purpose Pins -->nCEO设为I/O–OK
👉 再次全编译

下载烧写
Programmer（烧写到开发板） 👉 Hardware Setup（下载器）–USB–close 👉 Add file --output files–sof文件 👉 Start --进度100%

程序固化
File 👉 Co’nvert Programming File–>Programming file types–>jic文件–>Configuration device–>选择器件–>Flash Loader–>Add device–>选择器件–>
Add file–>output–sof文件 👉 Generate 👉 Programmer–>删除原有sof文件–>
Add file -->jic文件–>programmer/configure 全打勾 👉 Start

擦除程序——erase

sof文件是一次性下载文件，断电后即消失
jic文件是固化文件，断电后也不会消失

ModelSim

ModelSim软件介绍

使用流程

自动仿真

添加EDA工具
Tools–>options–>General–EDA tool–>Modelsim altera 选择路径（包含modelsim _ase）—>ok
选择
Assignments–>Settings–>EDA Tool Settings–>simulation–>modelsim-altera–>format设置verilog hdl–>apply–>ok
编写仿真文件
processing–>start–>start test bench template writer–>打开文件（vt后缀)—>自动产生模板–>往模板添加激励代码
配置仿真功能
assignments–>settings–>EDA tool settings–>simulation–>nativelink settings–>compile test bench–>后面test bench 选择–>new–>test bench name -->filename添加文件–>(vt后缀）–>ok
仿真的时间单位是1皮秒，应该修改时间单位，（1s太长了)
功能仿真
tools–>run simulation tool–>RTL simulation

modelsim 波形工具

放大 — 缩小—完整显示—放大点击处

时序仿真
第一部、重新编译工程

tools–>run simulation–>gate level(时序仿真）–>slow 慢速模型 85model工作范围–>run

手动仿真

打开modelsim se—>在simulation文件夹里面新建文件夹（手动仿真文件夹）
工程创建
将modelsim文件夹中vt文件复制进去，需要仿真的文件v 复制进去（当作模板，不需要重新编写）–>file–new–project—找到location，确定添加—>project name -->default library name -->ok—>add items–>add existing file–>browse 刚刚两个文件–>ok
编译
选中两个文件–>右键compile–》compile all --》没有错误
配置仿真环境
sumulate–>start simulate–>design–>work–>test bench 文件–》resolution(默认时间单位）–>default–>ok
切换到wave窗口，把objects中的信号拖进来就行，点击run（f9）开始仿真

Gvim

安装

介绍

三种工作模式

视图模式：光标是方块，不能输入中文
编辑模式：光标是竖线，可以编辑

星号全部选中，n跳转到下一个
**斜杠局部选中 / **
**反斜杆表示后面的是内容，而不是命令 \ **


跳转到文件头 gg
跳转到文件尾 G
跳转到指定行数 ：100—表示跳转到100行
·
·
将222行到238行中的eep_addr替换为eep_addr2

·
将整个文件的eep_addr替换为eep_add

·
分上下两个窗口 ：sp
退出 ：q
分左右两个窗口 ：vs

hjkl 对应键盘上的 上下左右



Diff分割比较


录制操作，进行次数重复 qa进行录制,q 结束，重复100次a

·

明德扬模板