数字IC设计bilibili-Designer Compiler的理论笔记+实操

转眼已经进入工作半年了，然而IC设计方面的进步，却很少很少，DFT总算大致理论flow走了一遍，但细枝末节，也困难重重，不免让人灰心。今天开始，我将每周加速IC设计方面的理论与实践，最终目标当然是前端、DFT、后端一条Flow有一个比较清晰的认识。有困难不可怕，可怕的是，这些困难永远在那里，却得不到真正的验证，真正的克服。再大的困难，我相信也能依靠时间换取空间。如果不去一点一点的啃他，他就是一直在那里。
进入正题，本篇博客介绍DC的工具使用流程，全篇集合理论与实际，只取重要内容并加以消化理解，并非对视频资料的一种搬移。

理论部分

什么是逻辑综合，这个话题经常会被问到，但需要真正去理解，然后根深蒂固在脑海：
映射–>约束–>优化

综合的过程分为了三大部分：


首先需要设置search_path，这里面一般包括三大部分：rtl的路径、lib的路径、scripts的路径。
dc会自动在search_path里面查找文件。

下面这个library_setup就非常重要了，特别是target_library与link_library的区别
在我的另一篇.sysnopsys_dc.setup的文章里面也介绍过了，这里slide其实解释的更会好一些。
https://blog.csdn.net/ciscomonkey/article/details/108908386
link_library指的是resolve那些哪些instance。
假如说我现在已经有一个netlist了，为A，但这个netlist A使用的工艺库是55nm的，现在我设计的时候我需要把这个A给吃进去，然后和B一起综合成一个新的netlist，假设为C，但是我现在用的工艺库是90nm的，因此我的link_library 需要有55nm 90nm，而我的target只需要有90nm。
也就是说target target target 是目标，代表的是映射目标，而link指的是resolve。
所以有的人会说把IP放到link_library，这样你就能理解为什么了。当然是为了resolve。


如下图所示，一定要注意的是current_design指定的是里面的module name，不是文件 name

接下来比较重要就是timing constrain。
时钟的偏移（skew）：时钟分支信号在到达寄存器的时钟端口过程中，都存在有线网等延时，由于延时，到达寄存器时钟端口的时钟信号存在有相位差，也就是不能保证每一个沿都对齐，这种差异称为时钟偏移（clock skew）。

时钟的转换时间（transition） ：时钟的上升沿跳变到下降沿或者时钟下降沿跳变到上升沿的时间，这个时间并不是如左下图所示那样完全没有跳变时钟的，而是像下图那样，时钟沿的跳变时间就是时钟的转换时间。

时钟的延时（latency） ：时钟从时钟源（比如说晶振）出发到达触发器时钟端口的延时，称为时钟的延时，包含时钟源延迟（source latency）和时钟网络的延迟（network latency）
时钟的延时（latency） ：时钟从时钟源（比如说晶振）出发到达触发器时钟端口的延时，称为时钟的延时，包含时钟源延迟（source latency）和时钟网络的延迟（network latency）

如下图所示
通过指定input delay相当于告诉dc
M的延时是0.6ns从而DC就会去推测，要满足timing的话，我要尽量的去优化N这块组合逻辑。
通过告诉DC, 外部T的组合逻辑延时是多少，然后DC才能尽量去优化你的内部逻辑S。
如果优化不了，就会报错。

这个延时如何确定，由SPEC工程师，在定义整体架构的时候就定好。
下面是定义环境约束

在满足时序的情况下，再去尽量优化面积尽量小。


报告的都是一些关键路径。




中间文件都会存到下面的文件夹里面。