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数字IC系列
文章平均质量分 68
ciscomonkey
10年还在这行!
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STA命令系列 - create_clock
create_clock 的波形的顺序只能是先 rise接着是fall, 然后波形时间数值是增加的。也就是说时钟在10ns上升,在15下降。也就相当于是在0ns上升,5ns下降。因此,假如说我要定义一个时钟为0-5为低电平,5-10为高电平的波形。用来创建时钟,以及时钟的波形。原创 2022-10-27 15:34:13 · 1880 阅读 · 1 评论 -
STA系列 - 芯片的鲁棒性OCV之set_time_derate
如何选取path?原创 2022-10-20 00:43:33 · 3691 阅读 · 0 评论 -
STA系列 - 如何看懂时序报告
【ASIC】时序分析实例之如何看懂时序报告。转载 2022-10-19 23:05:11 · 3958 阅读 · 0 评论 -
STA系列 - 芯片的上电顺序经验
【皮特派】芯片的上电时序经验谈。转载 2022-10-18 00:16:10 · 1529 阅读 · 0 评论 -
[转]STA系列 - 特殊时序分析 异步复位信号的recovery和remove time
本篇文章记录的是 什么是recovery 和remove check。转载 2022-10-10 15:50:51 · 2425 阅读 · 1 评论 -
STA系列 - 特殊时序分析 across clock domain分析/multiple clocks分析
本篇文章介绍的是跨时钟分析和多时钟域分析本篇文章是视频笔记加上自己的感悟理解:10-特殊时序检查-多时钟。原创 2022-10-07 21:11:29 · 1233 阅读 · 0 评论 -
STA系列 - 特殊时序分析multicycle/half-cycle/false path
require time:就是时钟的采样check位置,比如说对于setup的check,那么就是check 一个period的位置。对于hold的check,就是check当前时刻,根据setup check/hold check, require time(需求时间)当然不同。原创 2022-10-06 22:32:46 · 2341 阅读 · 0 评论 -
走进Prime Time系列 - PT的Timing analysis techniques 04
本篇文章介绍的是如何去分析timing。原创 2022-09-13 21:29:55 · 678 阅读 · 0 评论 -
走进Prime Time系列 - PT的Timing exception 03
本篇文章,介绍的是timing exception。原创 2022-09-12 12:27:58 · 1859 阅读 · 1 评论 -
走进Prime Time系列 - PT的constraint - 02
如上图所示,我们需要设置的是1、时钟周期2、set_clock_uncertainty 包括了skew和jilter等不确定因素,同意放在uncertainty中3、set_clock_latency 指的是network delay,也就是时钟线net的延迟。4、set_input_delay/set_output_delay 也就是数据data到达端口的延迟delay,以及数据输出后,在端口外的延迟delay。5、set_false_path 指的是不用去分析的false path,比如异步时原创 2022-09-11 23:18:48 · 2750 阅读 · 0 评论 -
走进Prime Time系列 - 走进PT - 01
由于项目中需要我去接手STA方面的知识,因此需要赶紧补一下Primetime的知识,要把握好至少一天一讲的进度,力争一周的时间把STA的基础拿下。原创 2022-09-11 13:55:48 · 3527 阅读 · 5 评论 -
PDL语法介绍
PDL的注释是**#** 而不是双反斜杠,反斜杠会报错。原创 2022-07-04 20:22:06 · 1546 阅读 · 1 评论 -
Tessent Ijtag 第二章节 什么是ICL文件
参考ug P23-29请勿随意转载CSDN博主:ciscomonkey在我看来ICL instrument包括了TDR、SIB、TAP 这些,以及IP(EDT等),MBIST 等,只要在ICL里面用module描述的,就是instrument。下面是对一个叫tdr1的标准件进行描述如下图所示,橘色框里的都是keywords,这些key words让工具十分清楚TDR的行为,比如se拉高就会shift in。在ICL里面和PDL里面都没法定义时钟周期。上面是一个ICL instrument 描述的原创 2022-06-23 20:33:00 · 6534 阅读 · 5 评论 -
Tessent IJTAGug系列 -第一章 IJTAG介绍
本篇文章是博主阅读tessent IJTAG ug的笔记,如果有理解不正确的地方,还请各位大佬指出。IJTAG也称之为1687协议,而tessent的IJTAG ug是对IJTAG协议的提炼,因此读者不需要去全部阅读IJTAG的协议,只需要阅读tessent IJTAG ug即可。Tessent IJTAG主要由三部分组成:Hardware rule(硬件语言): 包括port的function,timing,connction rulesInstrument Connectivity Languag原创 2022-06-23 14:54:38 · 7786 阅读 · 0 评论 -
tessent 命令研究 - stil2mgc
-stil stil_filename该选项可以是spf文件(stil procedure file), 或者也可以是CTL文件。-TPF tpf_filename该选项指的是tessent procedure file,也就是说为stil2mgc 吐出来的procedure文件。-dofile dofile_name该选项为指定生成的dofile文件,如果没有指定,将使用stil文件名,后缀为dof-flex_dofile指的是生成用于Flex(美国伟创力公司)的dofile文件-alias Mi原创 2022-06-16 18:06:37 · 2350 阅读 · 1 评论 -
如何搭建DC环境验证自己的一些猜想
【问题背景】有时候,我们需要验证自己的一些对DC或者对tessent的想法,我通常会手写一个最简单的netlist,首先需要在本子上画出电路结构图,然后,找到一个项目的网表,然后找一些SDFF ,AND ,OR等一些标准的std cell。 然后像乐高积木一样去手写netlist。这个思维非常有利于你去验证自己的猜想,真正理解userguide里面的说法。但是,对于一些大公司来说,这个项目的library,很多时候都被封装起来了,所以在link的时候,导致不能unsolve。【解决办法】:首先在项目原创 2022-06-14 11:04:00 · 731 阅读 · 0 评论 -
EDT技术 ug - 第一章节 Getting Start
文章目录本系列介绍的是Tessent的EDT(Embedded Deterministic Testing)技术。参考为EDT tessent的 TestCompress 文档。本系列是对ug的个人理解和知识要点笔记,并非完全翻译。EDT作为一种测试技术,在Tessent TestKompress 工具中使用,注意EDT不是工具,而是一种测试手段。EDT形成的internal scan chain 对于tester来讲,就好像看到的是external chain一样。如下图所示,对于tester原创 2022-05-16 22:50:50 · 8908 阅读 · 6 评论 -
python每天学习30分钟系列
文章目录[2021/6/17 每天学习python 30分钟 -了解python - 看懂#!/usr/bin/python](https://blog.csdn.net/ciscomonkey/article/details/117969489)本篇博客记录的是从2021/6/17起,博主将每天学习30分钟的python,6个月后,自己独立开发一个功能程序(数据分析类,文本处理类),全网见证。2021/6/17 每天学习python 30分钟 -了解python - 看懂#!/usr/bin/pyth原创 2021-06-17 00:10:15 · 632 阅读 · 0 评论 -
每天学习python 30分钟 -了解python - 看懂#!/usr/bin/python
文章目录看懂#!/usr/bin/python (2021/6/16)当一件事情,只有迈出了第一步,才会有第二步,而踏出这第一步是非常重要的。今天起,将决定学习python,每天30分钟,一天高效的学习一点点即可,日积月累,最终达到数据分析的能力和实战能力。主要参考资料:菜鸟教程、知乎等目标:争取6个月实现一个功能程序,全网见证。博客只会记录一些重要有用不废话的东西,方便日后复习。官方宣布,2020 年 1 月 1 日, 停止 Python 2 的更新。Python 2.7 被确定为最后一个 Py原创 2021-06-17 00:04:22 · 548 阅读 · 0 评论 -
Linux快速工作使用指令经验(持续更新)
文章目录ls出所有的文件本篇文章是记录本人在工作中Linux的使用cmd,持续更新。ls出所有的文件我不想每次进一个文件夹又退出来,去查看每一个文件夹里面是不是有我想要的东西,所以,我只需要在顶层使用-R选项,注意是大写的-R喔。ls -R...原创 2021-03-04 14:49:17 · 861 阅读 · 0 评论 -
数字IC设计bilibili-Designer Compiler的理论笔记+实操
文章目录理论部分转眼已经进入工作半年了,然而IC设计方面的进步,却很少很少,DFT总算大致理论flow走了一遍,但细枝末节,也困难重重,不免让人灰心。今天开始,我将每周加速IC设计方面的理论与实践,最终目标当然是前端、DFT、后端一条Flow有一个比较清晰的认识。有困难不可怕,可怕的是,这些困难永远在那里,却得不到真正的验证,真正的克服。再大的困难,我相信也能依靠时间换取空间。如果不去一点一点的啃他,他就是一直在那里。进入正题,本篇博客介绍DC的工具使用流程,全篇集合理论与实际,只取重要内容并加以消化理原创 2021-01-28 00:00:40 · 1595 阅读 · 1 评论 -
DC_command的部分理解(持续更新)
文章目录list_instanceslist_designsset_scan_element本篇博客是记录DC的command,自己对其中的部分理解。在这里做一个记录。list_instances由于在list_design中,我们仅仅只能看到最原始的design,不能看到例化后的instance。使用list_instance可以list当前current_instance下面的instance。详细看syn2list_designsset_scan_element...原创 2021-01-19 17:14:07 · 1034 阅读 · 0 评论 -
TCL基础篇---基本语法(持续更新)
文章目录TCL语法从业IC的人员都知道tcl语言对于测试人员或者说设计人员都是非常重要的一门语言,为了建立更好的自动化测试环境,我们可能不仅仅是只需要了解那份执行的scripts,也可能需要知道环境里面的scripts,而里面必然涉及到一些选择语句等等,如果能把tcl的知识掌握好,然后再去做几个测试练习,最后,自己动手写几个脚本,再带着这样的思想去揣摩工作中的环境,想必能力上会有更好地提升。tcl系列博文,将为这些能力打下一个基础前提。分为三篇:基础篇(不涉及太简单的内容,持续更新)、练习篇、实际项目篇原创 2021-01-14 18:03:09 · 11682 阅读 · 3 评论 -
VCS-bilibili教程篇1-Debug Basic
vv原创 2021-01-10 19:15:39 · 1222 阅读 · 0 评论 -
VCS-bilibili教程篇1-Simulation Basics
文章目录引言Verilog仿真事件队列VCS的optionVCS的编译引言在第一次接触IC的时候,本人对VCS这些EDA的软件认识还不够深刻,也许,进入IC这个行业已经5个月,现在又重新来看VCS,虽然这个软件,我可能暂时还不需要,但是这个可以成为加分项,也是IC设计人员必备的软件,此外,我想后期会再开启ncverilog的专题进行学习。如果这些东西不去反复的try,可能永远就还是停留在原地。我的博客不仅仅是对视频笔记的记录,也有自己的想法和一些技巧在里面,如果有理解不正确的,欢迎指正。作者:cisc原创 2021-01-05 23:02:33 · 1811 阅读 · 0 评论 -
Verdi - GUI技能操作 Before you start (未完)
文章目录本博客主要介绍verdi的基础操作,主要想要介绍对Verdi的一些概述,为之后的复杂操作打下基础。本系列的verdi ,由于本人不涉及IC验证,所以不会对每一个功能进行详细赘述。原创 2020-12-15 20:35:29 · 5581 阅读 · 0 评论 -
Verdi GUI技能操作-Application Tutorials部分
文章目录Application Tutorials本篇博客是根据verdi ug介绍nwave tutorial部分,是自己的verdi ug的理解以及实际操作。作者:ciscomonkey 未经允许不得转载抄袭!Application Tutorials原创 2020-12-14 17:34:45 · 2463 阅读 · 0 评论 -
Verdi-ug --- nschema Tutorial
文章目录本篇博客是根据verdi ug介绍nwave nshema部分,是自己的verdi ug的理解以及亲自实际验证操作。作者:ciscomonkey 未经允许不得转载抄袭!原创 2020-12-14 09:39:46 · 3730 阅读 · 0 评论 -
Verdi-ug --- nwave Tutorial
文章目录1、 Add signals1.1 熟悉窗口1.2 search for Signals to Add2、Manipulate the Waveform View2.1 curse/maeker position setting本篇博客是根据verdi ug介绍nwave tutorial部分,是自己的verdi ug的理解以及实际操作。作者:ciscomonkey 未经允许不得转载抄袭!1、 Add signals1.1 熟悉窗口两种主要的方法来添加信号:1、直接从其他的窗口拖拉信号。原创 2020-12-10 14:04:13 · 5383 阅读 · 0 评论 -
DFT实训教程笔记4(bibili版本)- ATPG
dd原创 2020-11-27 22:05:57 · 4556 阅读 · 0 评论 -
DFT实训教程笔记3(bibili版本)-SOC Scan Implementtation & Scan Practice Session II
文章目录回顾作业本博文是博主记录DFT实训教程的笔记版本,此笔记并没有对所有的知识进行记录,仅仅以自身的认知水平,来记录了一些部分笔记并加上了自己的理解。回顾作业思考如下的问题:在设计里面还有别的cell,当然主流仍然是MUX-D。A、双端口扫描单元:为了把扫描时钟与正常时钟、扫描数据与正常触发器数据输入数据区分开,扫描触发器采用双(数据)双时钟触发器,有两个数据端口D和SI、两个时钟clk1和clk2,clk1和clk2时钟信号到来后SI端口的信号被捕获。B、电平敏感扫描设计(Level-se原创 2020-11-25 18:14:09 · 3568 阅读 · 2 评论 -
DC workshop指导篇1- Setup and Synthesis Flow
文章目录1、Update the setup file配置DC启动文件3、Invoke Design Vision调用DC GUI模式今年的其中一个小目标就是希望能把DC综合的部分能跑一个flow,完成DC的workshop,因此,特此开启了DC workshop这一系列。下面就跟着博主一边自己操作吧,另外由于很多原理我已经在别的系列里面探讨过了,这里只是为了走一走官方的flow,长一下见识,所以,如果遇到理论不懂的,特别是beginer,可以参考我DC系列的别的博文。本节任务是1、能自主更新DC的启原创 2020-11-22 22:31:03 · 2504 阅读 · 3 评论 -
DC课程笔记-数字逻辑综合工具-DC Synthesis Optimization Techniques
文章目录课程内容笔记00:00开始至本节视频来源于DC视频教程,本节主要约束环境课程内容笔记00:00开始至芯片的输出端口要驱动一个负载,如何在DC综合时候就模仿在流片回来后的输出管脚的负载,例如芯片的管脚直接驱动LED,那如果在某种情况下,芯片管脚驱动10个LED,能否驱动呢?所以在综合的时候就要告诉DC,输出负载有多大?如何选择输入驱动能力,输出负载能力?影响输入端口逻辑部分M和输出逻辑部分S的选择。当一条约束都不加时候,DC也能编译,不过编译出来的未必能符合工作环境。set_load代表负原创 2020-11-13 17:59:14 · 1693 阅读 · 0 评论 -
DC课程笔记-数字逻辑综合工具-DC Environment Attributes
文章目录课程内容笔记46:57开始本节来源网络视频笔记主要介绍DC的环境约束课程内容笔记46:57开始移除设计remove_design -hierarchy查看所有的design设计list_designs重新读入设计:analyze -format verilog [list top.v counter.v fsm_moor.v]elaborate -architecture verilog top此时可以不用link,也不用current design虽然都进来了,但是原创 2020-11-13 11:14:30 · 1980 阅读 · 0 评论 -
Linux如何显示文件数目的技巧&比较两个文件夹是否相同
文章目录如何对比文件数目比较两个文件夹是否相同工作场景,现在我需要对比同事的一个目录下的文件,与我的目录下的文件数量是否相同,如果数量相同的话,文件是否相同。如何对比文件数目如上图所示,我以列表详细用ls -al列出了所有文件(包括隐藏文件)如果文件很多,则用wc命令 和 grep 命令进行过滤。wc命令显示输出的行 列 字符数,-l表示仅列出行、-w表示仅列出多少字、-m表示仅列出多少字符;grep用于过滤输出信息,不做详细介绍分别代表行、列、字我们关注行即可。参考文章:1比较两个原创 2020-11-12 14:33:30 · 3203 阅读 · 0 评论 -
DFT命令脚本系列1-
文章目录引言setting timing variable设置时序参数 p583test_default_periodtest_default_delaytest_default_bidir_delay引言就目前而言关于DFT的讨论非常少,本博主希望能在DFT的前进道路上,根据DFT ug写一些博文,一方面是对DFT ug的翻译和理解,一方面是对DFT的流程、知识的日积月累。如果有错误理解的地方,请留言指正!版权所有,请勿转载!!!setting timing variable设置时序参数 p583原创 2020-11-09 17:35:23 · 7090 阅读 · 0 评论 -
DC使用教程系列2-时钟的概念与环境接口面积约束脚本
文章目录1、时钟约束的概念2、 DC中的时序约束参考文章时间又拖拖拖,随着追寻DFT的进度,DC的进度在经历了.dynopsys_dc.setup后,就停滞不前了,接下来本文就来介绍DC的约束篇目,在我理解来看vcs是不带时序信息的,而DC就是尽量满足符合实际工作环境来建立一个数字电路的模型,也就是说他会尽量的接近实际的工作环境来建立模型。所以约束,就有用了,不仅仅是环境约束,告诉DC综合出来的芯片要工作在什么环境下面等等。1、时钟约束的概念我们必须定义时钟周期(也就是-period这个选项)和时钟源原创 2020-10-25 19:59:42 · 4887 阅读 · 3 评论 -
DC使用教程系列1-.synopsys.dc.setup的建立
文章目录引言如何理解DC所做的工作.synopsys.dc.setup的建立引言本博客是通过小破站,经典的DC视频教程,相信不少人应该看过,这里仅仅是针对个人菜鸡的水平,对其做的笔记。如何理解DC所做的工作DC的任务是综合,湾湾人称之为合成,综合的概念是通过RTL、单元库、约束,吐出netlist,由于每一个单元库都有各自的特性极限,如果你的约束不合理,如果你的代码不可综合,所以不是每一个RTL的想法都能够跑出netlist。如上图所示,db代表是给工具读的,而lib是给人读的,其中1p9原创 2020-10-08 23:42:24 · 17991 阅读 · 9 评论 -
Verdi使用教程
文章目录引言lab1任务目标是:用VCS产生fsdb文件引言首先需要明确的是Verdi只是一个查看波形的文件,搭配模式有VCS+verdi、Irun+verdi、queta+verdi。在本系列中用VCS和verdi搭配起来熟悉。lab1任务目标是:用VCS产生fsdb文件fsdb文件是Verdi用来查看波形所需的文件,这里我就不对我的RTL进行介绍了,因为是以前在quartus下面验证过的。 vcs ex_pulse_triger.v ex_pulse_triger_tb.v pulse_ou原创 2020-08-09 21:09:37 · 11237 阅读 · 0 评论 -
ubuntu常用小工具
文章目录1、Gvim的安装2、截图工具的安装3、搜狗输入法的安装1、Gvim的安装https://blog.csdn.net/dongdundun/article/details/81233467一、安装首先,安装依赖sudo add-apt-repository ppa:fcwu-tw/ppa (该ppa属于launchpad.net,墙内连接不太稳定,多次失败请自行寻找方法翻越。)然后,更新sudo apt-get update先安装vim(没有图形界面)sudo apt原创 2020-08-07 23:13:17 · 443 阅读 · 0 评论