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Xilinx_Vivado
ciscomonkey
10年还在这行!
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Vivado 时序分析(理论篇) 卷一
文章目录引言1、建立余量2、建立时间余量的Vivado软件分析引言在之前我的文章中,已经写过时序分析,但当时仅解决了step slack的问题,为了加深进一步的理解,随着资料的不断增多,现在,重新进一步整理,当然这一次整理将是干货的归纳,并且纳入IC学习路线一文中,为IC中的PT工具的时序分析先铺垫道路。参考文章:https://blog.csdn.net/ciscomonkey/article/details/880466461、建立余量从图中可以看出,data arrival time原创 2020-05-27 15:55:33 · 6483 阅读 · 2 评论 -
Xilinx---vivado系列
本栏目用于发布xilinx的vivado系列,包括ZYNQ,A7等。每周争取发布一篇。-------------------------------------------------------------2018.11.18原创 2018-11-18 22:32:27 · 900 阅读 · 0 评论 -
vivado-SOC-----Memory内存测试和DDR测试(初学者SDK hello world不通的有救了~)
引言板子:米联客701Amini软件:vivado 2016.4创建SOC系统创建与之前hello world同样的硬件新建软件SDK选用测试程序调试运行测试结果查看代码-查看基地址如下地址,是我们的基地址在memory里面查看基地址运行查看DDR测试创建与之前SOC一样的硬件系统软件部分...原创 2018-11-29 20:05:39 · 10891 阅读 · 1 评论 -
实验开篇介绍---开发板介绍
前言本次购买的是701Amini开发板,后续ZYNQ实验将以这块开发板展开,SOC为主,FPGA部分贯穿其中,仅仅以此记录学习过程,不做推广。开发板型号MZ701A-mini开发板,这个是米联客公司自己取的个名字,我估计M代表米联客,Z代表ZYNQ,7代表7000系列,由于他们还有MZ702A所以统称为MZ7XA。MZ701A—mini核心板可用102个IO/48对差分,其中PS...原创 2018-11-26 20:05:05 · 825 阅读 · 0 评论 -
vivado SOC——hello word(上)建立SOC系统
引言本节为了熟悉vivado的SOC使用,由于我也是开始学,所以请一起学的人点评指点。软件:vivado 2016.4板子:米联客701A mini开发板介绍创建工程选择ZYNQ的型号和封装格式这一块可以查看原理图获知...原创 2018-11-26 22:17:06 · 1944 阅读 · 0 评论 -
vivado SOC——hello word(下)打印输出hello worldl
引言本节为了熟悉vivado的SOC使用,由于我也是开始学,所以请一起学的人点评指点。软件:vivado 2016.4板子:米联客701A mini回顾在上一节我们已经建立了SOC系统,并且生成了顶层的HDL文件下面我们需要在搭建的SOC系统上跑软件部分软件部分将硬件导出到SDK里面打开SDKSDK界面新建软件工程工程名字为hel...原创 2018-11-27 23:46:27 · 3692 阅读 · 0 评论 -
如何将ISE的库和vivado的库都加入modelsim.ini
背景这个问题是因为我都想加入减少编译时间,然而我按照操作都加入后,ISE却仿真失败,不能映射到modelsim了。这个问题很简单,因为有的名字是相同的,一个指定路径到ISE,一个指定路径到vivado。自然会出错。解决办法我试了一下,解决办法是把ISE放在vivado的前面。另外注意拷贝ISE的内容,从library开始。目前使用两个vivado和 ise都能成功调用modelsim,而且...原创 2019-05-20 15:20:43 · 1306 阅读 · 0 评论 -
米联客资料笔记FPGA篇&EDA先锋工作室&官方DOC&常用TestBench模板&Vivado基本使用
文章目录背景一、米联客verilog篇笔记1、为什么要推出vivado2、状态机,软核的理解3、always @的含义与 @()4、条件运算符5、阻塞逻辑和非阻塞逻辑混用二、xilinx ug910三、常用TestBench模板背景一件事情,只有迈出了第一步,才会有第二步,永远迈不出第一步,那么就永远停留在原点,毕竟距离毕业还有一年时间,我觉得明年这个时候,我应该已经掌握了常用的XILINX ...原创 2019-05-04 22:36:06 · 5960 阅读 · 1 评论 -
Verilog全新语法认识--Xilinx language template
文章目录0.背景1、verilog语法篇1.1、common constructs1.2 、compiler directives(编译指令)defineincludetimescale1.3 operatorarithmetricbitwiselogicreplicate/concatenate 复制和连接shift移位操作0.背景本篇blog将围绕官方提供的verilog模板以及仿真模板,...原创 2019-07-04 17:40:03 · 3210 阅读 · 0 评论