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FPGA进阶_quartus系列
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ciscomonkey
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FPGA实战训练
文章目录AD9910高速DDS集成芯片 Verilog 22个长度不同的寄存器SPI控制--手册阅读篇[AD9910高速集成DDS芯片 Verilog篇-串行模式篇-22个寄存器SPI通信周期控制](https://blog.csdn.net/ciscomonkey/article/details/106073897)AD9910高速DDS集成芯片 Verilog 22个长度不同的寄存器SPI控制–手册阅读篇(https://blog.csdn.net/ciscomonkey/article/detai原创 2020-05-26 11:20:53 · 1207 阅读 · 0 评论 -
Modelsim do文件的自动化仿真及模板
文章目录引言步骤1、Tcl语言的语法2、例子3、模型引言modelsim do文件的仿真,熟练掌握的化可以加快仿真速度,并且这也是对以后工作有帮助的事情,这里重新走一下流程,并在以后,经常使用这种方式,方可熟练掌握。步骤1、建立库2、映射库到物理目录3、编译源代码4、启动仿真器5、执行仿真1、Tcl语言的语法vlib: 创建库。格式 vlib ,默认库的名字为workexample: vlib workvmap:映射逻辑库名,将逻辑库名映射库路径。语法格式vmap wor原创 2020-05-19 17:41:07 · 1078 阅读 · 0 评论 -
AD9910高速集成DDS芯片(verilog篇-串行模式篇-22个寄存器SPI通信周期控制)
文章目录引言verilog思路modelsim调试引言经过对疫情期间某天下午写的代码进行,多次调试后,终于输出了波形,下面我们逐步跟着思路,对33个寄存器不同长度的寄存器进行配置。另外,其实,我看晚上有别人写作AD9910的 verilog的代码,只有一个模块,并且让我觉得不知所云,只有3个寄存器的配置。代码风格可以说一片混乱,无法阅读,无法复用,感兴趣的可以去搜搜,我估计搜到的也是那个版本。参考时序如图所示:verilog思路分为三个模块对应的解释模块功能如下所示://module:原创 2020-05-12 21:50:29 · 5348 阅读 · 2 评论 -
AD9910高速集成DDS芯片(芯片阅读笔记-串行模式篇-22个寄存器SPI通信周期控制)
文章目录引言基本介绍引言本文为AD9910的芯片阅读笔记,本文并不是对芯片手册的纯粹照搬,所以建议结合芯片手册阅读。通过对AD9910芯片手册的理解,然后再去配置寄存器,下一篇文章将介绍AD9910的Verilog程序。基本介绍...原创 2020-05-12 12:21:33 · 7126 阅读 · 0 评论 -
记录一次CPLD资源过少、时序伪例的解决办法
文章目录1、背景:2、代码3、心得1、背景:CPLD虽然是几乎淘汰产品,但是体积非常小,而且不需要额外的EPCS存储器,所以完成简单的时序来说,也有尚存的一席之地。这次使用的是MAX V系列的CPLD,完成外部触发后,产生一个可控低电平,接着是可控高电平的pulse_out1,接着pulse_out2又受pulse_out1的上升沿触发,接着pulse_out3又受pulse_out2的触发...原创 2019-03-11 20:28:25 · 2683 阅读 · 0 评论 -
彻底理解Intel FPGA时序约束---最后总结(三)
文章目录0、引言1、第一天1、chip planner2、计算题0、引言本篇文章用于总结之前学习的time quest,并且我已经能够利用公式,计算出slack了,并能够根据setup slack来更改优化代码了。时光由隔了1个月,时序分析的路没有终点,本篇文章是对之前两篇的总结,然后time quest就暂告一段落了,以后随着学习IO约束等深入学习再来继续补充。目前的两篇已经能够解决大多数问...原创 2019-03-28 20:22:48 · 3508 阅读 · 3 评论 -
SPI配置高精度采集8通道24位ADS1256(卷一---datasheet阅读总结篇)
0、引言断断续续又隔了一个月,看datasheet总共加起来应该有10遍吧,第一遍十分慢的读,第二遍慢读,第三遍快读。。。直到第10遍略读标记重点。看得滚瓜烂熟了,现在终于开始打算写代码了,虽然datasheet有的模拟电路的地方,我也看不太明白,但是把对应的寄存器看明白了,大概功能能用了,也就差不多可以写代码了。本篇文章先总结一下24位的8通道24bit高精度采集的24位ADS1256,本篇文...原创 2019-04-17 22:07:43 · 44106 阅读 · 42 评论 -
FPGA实现数字信号处理的定点运算
背景首先,我们要明确的是不管是什么数字,一切数字在计算机中都是采用二进制表示的,就算你是小数点数。所以,这些概念,我们一定要屡清楚。下面,我们马上就来看看。定点数的表示...原创 2019-06-09 22:20:52 · 3487 阅读 · 0 评论 -
matlab与quartus的联合数据交换(NCO与文件数据的混频处理)
文章目录背景背景由于modelsm只能观察时域波形,无法显示数据的频谱特性,并且对数据进行分析、处理不够方便,特别是在FPGA中设计数字滤波器时,无法直接观察滤波器的频域响应。另外书写激励文件的时候,很难产生用户所需要的具有任意信噪比的输入信号。...原创 2020-03-24 19:16:27 · 3003 阅读 · 1 评论 -
彻底理解Intel FPGA时序约束---解决方案篇(二)
文章目录引言1、time-quest的GUI1.1 时钟约束1.2 Fmax Summary最大时钟频率1.3 Report timing 报告时序1.3.1分析setup slack余量1.3.2分析hold slack余量2、 constraints列表(约束列表选项的含义)2.1、create clock\derive pll clocks\serive clock uncertainty2...原创 2019-03-05 22:12:29 · 6404 阅读 · 0 评论 -
彻底理解Intel FPGA时序约束---基础概念(一)
文章目录一、引言二、时序术语terminogy1、寄存器静态时序分析:Clock setup Time(tsu,输入建立时间)Clock Hold Time(th,输入保持时间)Clock to Output Delay (tco时钟输出延时)tpdslackclock skew时钟偏移launch edge:latch edge 后级逻辑单元捕获、锁存数据的时钟有效沿recover timere...原创 2019-03-02 13:11:43 · 5178 阅读 · 0 评论 -
UDP千兆以太网FPGA_verilog实现(三、代码前期准备-时序要求)
GMII接口的时序:RXCLK和GTXCLK信号有着相同的功能,都是125M时钟信号,且两者之间的相位差很小,可以忽略,这两个时钟信号控制着RXD【7:0】、RXDV、RXER、TXD【7:0】和TXEN五个信号。当RXDV信号为高,且RXER信号为低时,RXD【7:0】有效,并接收数据。当TXEN信号为高时,TXD【7:0】为有效,并且发送数据。从图中可以看到,写寄存器时序...原创 2018-11-13 11:15:16 · 4681 阅读 · 0 评论 -
基础篇-verilog-单路串行ADC-TLC549
注明:虽然此实验来自于诸多入门教程,其中包括gao石的,但我个人觉得他的时序写的不好,没有完全遵循芯片的时序,它直接用AD——CLK的上升沿读取AD_DATA, 但是,事实上,芯片时序,并不是在8位全在上升沿读取。8位串行模数转换器8位开关电容逐次逼近的方法实现A/D内部具有4MHz的系统时钟,转换速度小于17us允许的最大转换速率是40000次/s电源3V到6V方便采用3线串行接口方...原创 2018-11-06 22:40:07 · 4156 阅读 · 0 评论 -
UDP千兆以太网FPGA_verilog实现(四、代码前期准备-UDP和IP协议构建)
UDP:user Datagram protocol 用户数据报协议无连接的传输层协议,提供面向事务的简单不可靠信息传送服务,IETF RFC 768是UDP的正式规范。UDP在IP报文的协议号是17(0x11)UDP协议的主要作用是将网络数据流量压缩成数据包的形式。一个典型的数据包就是一个二进制数据的传输单位。每一个数据包的前8个字节用来包含包头信息,剩余字节则用来包含具体的传输数据。UD...原创 2018-11-15 17:08:13 · 7961 阅读 · 0 评论 -
UDP千兆以太网FPGA_verilog实现(二、知识搜集)
:该芯片主要由三部分组成:发送端物理编码子层(PCS TX)、接收端物理编码子层(PCS RX)和配置接口(management interface) 。PCS RX主要是用来接收外部模拟信号,并将接收到的模拟信号进行处理,如魔术转换、交叉检测及自动校正、极性校正、自适应均衡、串扰消除、回声消除等,最终将处理好的数字信号传输给FPGA。management interface就是用来配置或读...原创 2018-11-12 17:26:16 · 4245 阅读 · 2 评论 -
UDP千兆以太网FPGA_verilog实现(一、知识搜集)
2018年11月11日 星期日 近段时间打算在FPGA——quartus上实现千兆以太网一、对网卡的重新认识:网卡工作在ISO/OSI的最后两层:物理层和数据链路层。1、物理层:定义了数据传送与接收所需要的电光信号、线路状态、数据编码和电路等等,并向数据链路层设备提供标准接口。物理层的芯片称之为PHY芯片、------------------------------------------...原创 2018-11-12 19:44:08 · 7823 阅读 · 0 评论 -
UDP千兆以太网FPGA_verilog实现(五、以太网帧的结构)
以太网帧格式如下:原创 2018-11-17 17:27:07 · 4913 阅读 · 8 评论 -
FPGA自定义UART传输(包含:matlab数据拆分)
引言:本程序是在工程实践中写的模块,经验证,可靠。由于大多书本上讲的都是仅仅传输1个数据,然后根据这个数据亮灯。这种在工程中几乎用不上工程实际中,往往我们需要根据地址不同,传给不同的寄存器,从而控制比如脉冲宽度,长度,延时,个数等功能。由于我们需要在testbench中算出每一帧的检验和,所以我们用了matlab来进行数据拆分,从而计算校验和。如果手工算也可以,但帧数过多后,相当麻烦,而且易错。...原创 2019-02-15 18:45:49 · 1287 阅读 · 2 评论 -
SPI配置8通道ADC128S022
首先我们来看一下芯片手册的描述与关键的时序分析ADC128S022特别要注意一下两个的时序,DIN在SCLK的上升沿输入,DOUT在SCLK的下降沿输出根据上表,我们来具体看一下具体的静态时序应该保持的值的范围。...原创 2019-02-21 23:20:58 · 6108 阅读 · 3 评论 -
FPGA进阶篇--SPI控制双通道16bit串行DAC8532
本文记录了SPI控制双通道DAC,从芯片手册开始介绍,到verilog编写,全程代码注释。原创 2019-02-22 12:36:11 · 9162 阅读 · 11 评论 -
FPGA_进阶篇开篇
从2018.11.5号起,每周至少发布1篇FPGA进阶篇的实验,不期待有人看系列。。。。以此渡过我想重振起来的研究生生涯欢迎评论原创 2018-11-05 09:39:54 · 1106 阅读 · 0 评论