STA系列 - 如何看懂时序报告

最新推荐文章于 2024-05-09 11:05:16 发布
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分类专栏： 数字IC系列 DFT 文章标签： tessent DFT
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【ASIC】时序分析实例之如何看懂时序报告

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背景

本篇文章，是对b站UP主的视频讲解笔记，非常感谢这位UP。

正文

在这里插入图片描述

如图所示，其中PVT 代表的是 工艺、电压、温度，如图是slow模型，1.8v电压，125°的高温。
wire load model是用来估算线延迟，而这个mode为top，指的是估计线延迟的时候，是根据design的整个面积大小去估算的，比较保守。此外还有enclosed模式，以及延时最小的segmented模式。（具体可以查PT userguide）

在这里插入图片描述
如上图所示，其中r代表rise，f代表falling，因为对于数据而言rising和falling的耗时是不一样的。
在这里插入图片描述
如上图所示，因为电路存在不确定性，所以对于require time来说需要有uncertainty time这一项

ciscomonkey
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时序分析、时序约束和时序收敛（6）--如何读懂一个时序报告？
孤独的单刀
12-30 1万+
如何读懂一个时序报告（Vivado平台）？
静态时序分析（STA） —— 时序检查
记录所学，分享知识，结识挚友
04-05 4823
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XILINX时序报告重要参数的含义
weixin_45002573的博客
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本文讲解XILINX FPGA生成时许报告后各参数的含义，综合完后打开Report Timing Summary ，跟ISE不一样的是Vivado综合后的时序报告是可信的，但注意要将约束添加好，如果在综合时没有添加约束，可以在综合后添加，添加后可以直接查看时序报告，不用重新综合， 打开时序报告界面如下： 此处注意Check Timing里的叹号都要关注一下，重点关注有没有未约束的时钟和有没有LOO...
在PT里分析时序时report_timing 常用选项总结:
最新发布
weixin_44495082的博客
05-09 1121
用report_timing -nworst X -to $end会报告到$end最差的X条path，与max_path不同的是nworst会把相同startpoint/endpoint pair，不同路径的path也算进去。-max_paths 报出指定数量的相同end point的path timing情况，比如说：-max_paths 10就是报出10条最差的相同end point上的path timing情况。其他选项还有in_to_reg，reg_to_out和in_to_out。
DC report_timing 报告分析（STA）
热门推荐
sinat_29862967的博客
12-15 3万+
每一个path都有专属的slack，slack值可以是正，0或者负。某一个path拥有最坏的slack的话则称之为 critical path critical path拥有最大的负slack值。若是所有的path都没有时序违规，则slack都是正数，此时最小的那个slack则是critical path。 负数critical paths意味着某一组的path都是critical path。 路径可以被分组(group)来得到各自的时序分析，时序报告和优化。 【时序报告】示例 Startpoint: I_
第三十四课：STA--PT
qq_47485904的博客
07-03 1225
最后一节课啦，简单介绍了一下STA的基本内容，后续有新的内容可能会不定期更新，准备准备复习前面的内容，So，完结哈哈哈~
时序报告要看哪些指标
yundanfengqing_nuc的专栏
08-25 4200
转自：微信公众号LaurenGao Lauren的FPGA 生成时序报告后，如何阅读时序报告并从时序报告中发现导致时序违例的潜在问题是关键。 首先要看Design Timing Summary 在这个Summary里，呈现了Setup、Hold和Pulse Width的总体信息，但凡WNS、WHS或WPWS有一个小于0，就说明时序未收敛。 找到时序最糟糕的路径 如果时序未收敛，并不需要分析所有未收敛的路径，而是先关注时序最糟糕的路径，先优化这些路径，有可能优化这些路径之后，这些路径收敛了，同时
时序分析3-查看时序报告-waveform
nuc606的博客
11-05 4096
查看时序报告 创建网表 Read SDC 报告时钟:clock 报告时钟最大频率:fmax 查看关键路径余量（余量最小的路径）Report Top Failing Paths Slack建立时间余量 From Node起点，源寄存器 To Node终点，目标寄存器s Launch Clock源寄存器发射数据的时钟CIk9M Latch Clock目的寄存器接收数据的时钟 CIk9M Relationship： Launch Clock edge和Latch Clock edge的时间差 ...
FPGA 时序约束 一 ：如何查看时序错误
yundanfengqing_nuc的专栏
08-20 1848
1、时序错误的影响 一个设计的时序报告中，design run 时序有红色，裕量（slack）为负数时，表示时序约束出现违例，虽然个别违例不代表你的工程就有致命的问题，但是这是一个风险（时序报告是按照工艺、电压以及温度的上下限给出的结果）。当违例数较多，也就意味着设计在实际环境中出现问题的概率也会越大。 时间裕量包括建立时间裕量和保持时间裕量（setup slack和hold slack）。从字面上理解，所谓“裕量”即富余的、多出的。什么意思呢？即保持最低要求的建立时间或保持时间...
FPGA STA(静态时序分析)
zhuzhiqi11的专栏
07-31 6755
1 FPGA设计过程中所遇到的路径有输入到触发器，触发器到触发器，触发器到输出，如下图所示： 这些路径与输入延时输出延时，建立和保持时序有关。 2. 应用背景 　　静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。STA
自己整理的STA(静态时序分析)经典资料
11-24
自己整理的，感觉很不过，对setup-time和hold-time相关知识讲得很透彻，大家可以看看。
PT静态时序分析个人总结
07-04
学习PT的个人总结
sta2htm:静态时序报告审阅者
05-08
STA MMMC报告审阅者V2021.020）系统要求安装tree包。 安装gnuplot软件包。 （可选的）1）准备运行集定义文件[sta2htm.run] #[VERSION]#STA_RUNSTA_RUN_DIR STA_RUN_GROUPS#---------------------------------- -----...
sta-constraint-validator:验证时序约束是否正确的工具
03-27
STA约束验证器用于处理静态时序约束的工具。
STA313-FINAL-PROJECT
04-05
STA313-最终项目 图1 EZ R Lmao 图2 画面？ Excel吗？ Power BI 图3 Python matplotlib.pyplot和squarify包 图4 不知道该怎么办:
Sta303---Professional-Development
04-15
Sta303--专业发展
3-PT静态时序分析、Formality形式验证.pdf
04-14
接下来，设置查找路径、链接设计、操作条件和线上负载，以及时序约束，如时钟参数和时钟-门校验，然后进行分析并生成报告，以确定是否满足时序要求。 Formality的使用涉及读取共享技术库，设置参考设计和实现设计，...
时序路径报告理解之小白入门详解
zyp626的博客
04-21 630
如果要看时序路径分析中最详细的信息，那无疑是查看具体路径上的详细延时信息，也即在report timing summary中选中需要查看路径，双击或右键点击“View path report”，该界面主要由4部分组成，包括Summary，Source clock path，Data Path，Destination Clock Path，下面将对4部分内容进行全面的解释。
sta时序分析 相关书籍
06-25
### 回答1： STA时序分析相关书籍有很多，以下介绍几本比较常用的： 1.《ASIC和FPGA设计的时序分析和优化》 该书由加州大学圣地亚哥分校教授Edward A. Lee所著，详细介绍了ASIC和FPGA设计的时序分析和优化技术。书中介绍了从时钟分析到时序优化的整个设计过程，内容丰富、通俗易懂，适合初学者和从事ASIC和FPGA设计的工程师阅读。 2.《时序分析与优化：原理、工具与方法》 该书由美国东北大学教授Steven M. Rubin所著，介绍了时序分析和优化技术的原理、工具和方法，涵盖了电子设计自动化(EDA)工具、时钟与时序分析、信号完整性分析、时序优化等方面。深入浅出地讲解了时序分析与优化的基本概念和技术，是一本较为综合的时序分析与优化参考书。 3.《高速数字系统的时序设计》 该书由美国约翰·霍普金斯大学教授Timothy J. Schultz所著，主要介绍了高速数字系统的时序设计技术。书中涉及了数字系统的时序分析、时钟布局、时序优化、稳定性分析等方面的内容，并附有大量的实例，使读者更好地理解和掌握高速数字系统的时序设计。 以上是一些比较常用的STA时序分析相关书籍，读者可以根据自己的需求选择适合自己的参考书。 ### 回答2： STA (Static Timing Analysis)时序分析是集成电路设计中必不可少的一道工序，其主要任务是计算设计的最坏时延、时序路径、安全裕量等信息来保证芯片的工作速度和正确性。在STA时序分析这个领域中，有许多值得关注的书籍，以下是其中的几本： 1.《STA和相关的时序分析方法》：本书全面介绍了STA和相关的时序分析方法，从基本概念到实际应用都有详细的阐述，非常适合初学者。 2.《ASIC和FPGA的时序分析：基础和实践》：本书首先介绍了时序分析的基础知识，然后介绍了ASIC和FPGA平台的不同点，分别从不同平台的角度讲解了时序分析的相关内容。 3.《高速信号传输与信噪比分析》：本书主要介绍了高速信号传输技术及其相关问题。其中，有一部分内容是关于时序分析的，非常值得一看。 4.《时序分析：原理与实践》：本书从初级到高级的层次分别介绍了时序分析的原理和实践。书中还给出了大量的实例，有利于巩固理论知识并提高实践能力。 以上是我对STA时序分析相关书籍的一些看法，望能对大家有所帮助。 ### 回答3： STA时序分析是硬件设计中非常重要的工具。它可以评估电路中的信号传输速度和准确度，从而确保电路的可靠性和稳定性。在学习STA时序分析时，需要找一些相关的书籍来帮助自己掌握理论和实践技巧。 以下是一些推荐的STA时序分析相关书籍： 1. 《时序分析与优化：基于IR的方法》（Timing Analysis and Optimization：Based on IR Method）。 这本书是由美国加州大学伯克利分校的教授Jin Hu和理查德·欧文斯(Richard Owens)合作编写的。它主要介绍了基于IR的时序分析和优化技术，从而为读者提供了一个深入了解STA的框架。书中包含了各种不同的技术，包括时序图、时序检查、时序优化等。读者可以通过阅读这本书来掌握STA的核心概念和技术。 2. 《高速数字信号传输：理论与STA应用》（High-Speed Digital System Design: A Handbook of Interconnect Theory and Design Practices with Emphasis on ISI Mitigation and Signal Integrity）。 这本书是由美国加州理工学院教授埃里克·韦斯特曼(Eric Westerman)编写的。它主要介绍了高速数字信号传输方面的理论和技术，并强调了如何减轻ISI和保持信号完整性。这本书不仅提供了读者理解高速数字信号传输的关键概念，还包含了实践中常见的STA技术。 3. 《数字IC时序与分析》（Digital IC Timing and Analysis）。 这本书是由美国加州大学圣塔芭芭拉分校的教授Christophe Basso编写的。它主要介绍了数字IC时序和STA的理论和实践技能。这本书具有清晰的结构和易读的写作风格，涉及了时序设计基础原理、设计验证方法和常见问题的排查等内容。它为读者提供了全面理解数字IC设计的核心知识。 通过阅读以上任何一本书籍，你可以深入了解STA时序分析的基础概念、技术和实践技巧，从而更好地应用这一工具来提高电路设计的可靠性和性能。

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