STA系列 - 如何看懂时序报告

最新推荐文章于 2024-11-22 12:28:39 发布
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分类专栏： 数字IC系列 DFT 文章标签： tessent DFT
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【ASIC】时序分析实例之如何看懂时序报告

文章目录

背景

本篇文章，是对b站UP主的视频讲解笔记，非常感谢这位UP。

正文

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如图所示，其中PVT 代表的是 工艺、电压、温度，如图是slow模型，1.8v电压，125°的高温。
wire load model是用来估算线延迟，而这个mode为top，指的是估计线延迟的时候，是根据design的整个面积大小去估算的，比较保守。此外还有enclosed模式，以及延时最小的segmented模式。（具体可以查PT userguide）

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如上图所示，其中r代表rise，f代表falling，因为对于数据而言rising和falling的耗时是不一样的。
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如上图所示，因为电路存在不确定性，所以对于require time来说需要有uncertainty time这一项

【Verilog基础】如何进行时序分析（STA），个人理解的方法总结（含如何阅读时序报告）
悟已往之不谏 知来者之可追
03-24 2547
如何进行时序分析，个人理解的方法总结
静态时序分析（STA） —— 时序检查
记录所学，分享知识，结识挚友
04-05 5607
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时序分析3-查看时序报告-waveform
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11-05 4332
查看时序报告 创建网表 Read SDC 报告时钟:clock 报告时钟最大频率:fmax 查看关键路径余量（余量最小的路径）Report Top Failing Paths Slack建立时间余量 From Node起点，源寄存器 To Node终点，目标寄存器s Launch Clock源寄存器发射数据的时钟CIk9M Latch Clock目的寄存器接收数据的时钟 CIk9M Relationship： Launch Clock edge和Latch Clock edge的时间差 ...
时序报告要看哪些指标
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08-25 4506
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yundanfengqing_nuc的专栏
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大公司的设计流程一般分为前端 - 中端 - 后端，但是大部分的设计公司并没有这么严格，而是将中端并入后端里边，并没有统一的界限。 前端： 规格制定 设计划分 RTL编码 功能验证 逻辑综合 静态时序分析 形式验证 一般来说，到形式验证这一步，基本就结束了前端的内容。前端设计的主要目的是生成芯片的门级网表电路。 对于刚刚接触...
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