本文介绍了如何使用Vivado的RTL Analysis功能查看电路图，并强调了器件设置的重要性。同时，讨论了VHDL编程中的一些错误，如非法的输入定义、无效的模块使用以及always块的语法错误。还提到了Add Design Source时文件保存位置和比特流生成时的管脚约束问题。最后，解释了一个关于外部信号在always语句中可能导致的问题及其解决方法，即添加CLOCK_DEDICATED_ROUTE约束。
15/9/12
使用vivado的RTL Analysis可以查看生成电路图且器件必须set as top
使用ctrl+a/t可以按列选择文本
error
[Synth 8-3966] non-net port in cannot be of mode input: `default_nettype is "none" ["……/YM38.v":25]
input 是不能使用reg 这种定义的
在 always @（）里面使用模块是无效的
错误案例：
always @( num or node )
begin
if(select)
//共阳极
smg_a a(.num(num),.node(node),.CX(CX));
else
//共阴极
smg_c c(.num(num),.node(node),.CX(CX));
end
begin end 作用等同于括号
[HDL 9-806] Syntax error near "else".
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