时钟门控技术(Clock Gating)

最新推荐文章于 2025-03-23 08:06:19 发布
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分类专栏： 单片机

随着能源的日益短缺和地球的变暖，对电子产品的功耗要求越来越重要，如何降低电子产品的功耗是每一个电子工程师所要思考的问题。

 

对于半导体产品来说，一个数字电路的功耗有2部分构成，其一是静态功耗，通常表现为电子线路的漏电流，控制这部分功耗主要决定于生产工艺和所用的材料；其二是动态工作电流，而影响这部分功耗的因素很多，如电路设计的方式，线路的复杂程度，工作时时钟频率等。

 

本文谈的时钟门控技术就是一种非常简单和有效的功耗控制方法，它的基本原理就是通过关闭芯片上暂时用不到的功能和它的时钟，从而实现节省电流消耗的目的。

 

STM32中使用了这种时钟门控技术，请看下图是STM32的时钟分配示意图：

图中以橙色标注的那些与门就是用于控制不同模块的时钟，用户可以在程序中通过适当的寄存器位，打开或关闭对应模块的时钟，以达到减低功耗的目的。

 

源地址：http://www.eeworld.com.cn/mcu/2015/0414/article_19372.html

（243）门控时钟技术
m0_46498597的博客
04-29 273
（243）门控时钟技术 1 文章目录 1）文章目录 2）FPGA入门与提升课程介绍 3）FPGA简介 4）门控时钟技术 5）技术交流 6）参考资料 2 FPGA入门与提升课程介绍 1）FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升； 2）FPGA基础知识； 3）Verilog HDL基本语法； 4）FPGA入门实例； 5）FPGA设计输入，包括代码输入、原语输入； 6）FPGA设计技巧； 7）FPGA时钟设计； 8）FPGA复位设计； 9）FPG
一文详解时钟门控（clock gating）
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
08-31 2373
开始之前，我们首先来看一下什么是时钟门控（clock gating）技术，顾名思义就是。那么为什么需要控制时钟的通断呢？主要基于以下几个原因。首先，随着工艺的发展和设计规模的增大，关于时钟树，可能前端的同学不熟悉，简单说几句，SoC的时钟一般是参考时钟经过PLL和数字分频器输出的，。这时候任何一个单一的cell都不可能有这么大的驱动能力，。整个的时钟树大概长成下图这样，如果我们的芯片在不工作时，PLL依然有clock输出的话，那整个时钟树依然产生很大的功耗。接下来我们再看一下边沿触发器的结构图。
时钟门控技术
dlz0836的博客
03-03 600
定义：时钟门控技术（Clock Gating）是指在数字电路中，通过在时钟信号路径上加入门控逻辑（通常是与门或选择器），根据某个控制信号的状态决定是否将时钟信号传递给下一级电路模块。当电路模块处于空闲状态时，可以关闭其时钟信号，使该模块内部的寄存器和逻辑单元停止切换，从而降低动态功耗。时钟门控技术通过智能控制时钟信号的传递，实现了对电路中不活动部分的功耗抑制，是现代低功耗设计的重要手段。其成功实现依赖于硬件门控逻辑和软件的有效协同工作，同时需要在时序和稳定性设计上克服一定的技术挑战。
【数字设计】芯动科技|芯原科技_2023届_笔试面试题目分享
weixin_43698385的博客
10-17 7784
【数字设计】芯动科技|芯原科技_2023届_笔试面试题目分享
clock gating cell，手动实例化还是自动综合？
最新发布
ilearn的博客
03-23 144
综合工具会根据用户提供的时钟门控约束，在细粒度级别上自动引入时钟门控单元（Clock-Gating Cells）。这些综合约束包括定义特定类型时钟门控单元驱动的寄存器的最小和最大数量。，你在设计的架构中引入时钟门控。这种时钟门控可以关闭非活动状态模块的时钟。是一种非常有效且基础的省电技术，用来在整个芯片中节省动态功耗。本文的目标是指出设计在实现时钟门控时需要考虑的各种因素。在设计中，时钟门控主要在两个不同的设计流程级别上进行。综合阶段时钟门控的类型以及各种时钟门控类型的影响。
时钟门控技术-clock gating
梅菜扣肉
10-06 4624
目录 1、时钟门控技术简介 2、门控单元结构图 3、时钟门控的生成 1、时钟门控技术简介 降低动态功耗的主要技术手段之一是时钟门控技术，clock gating技术，是指在电路中插入时钟门控单元，在电路不需要工作的时候控制时钟关闭，降低所有不工作电路的翻转次数，降低动态功耗。 2、门控单元结构图 3、时钟门控的生成 时钟门控单元时由综合工具自动生成的，能根据RTL代码风格自动生成，但需要按固定的写法才能生成门控单元...
关于时钟门控
qq_37704014的博客
08-14 2759
门控时钟
低功耗技术——门控时钟
qq_42135020的博客
03-31 2893
门控时钟
clock Gating
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weixin_43727437的博客
03-19 1万+
一、为什么要做clock gating？ 芯片中的功耗可以广义的定义为动态功耗和静态功耗。 静态功耗通常包含芯片在不翻转的状态下产生漏电功耗（关不紧产生的功耗）、衬底电流产生的功耗、热电子效应导致的电流效应而产生的功耗等及部分组成。通常情况下，静态功耗在前端设计阶段很难做出一些优化（可以做电源关断处理）。而是一般要基于ME/BE的流程或者工艺方面的改善才能够达到更好的结果。 静态功耗如下图： 动...
ic基础|时钟篇03：低功耗技术之——门控时钟clock gating及锁存器latch的避免
demayiya的博客
05-21 2769
以上就是时钟门控及latch的相关内容了，顺便一提，在我们的实际项目中，工艺库一般都会提供这种时钟门控模块，其中已经写好了时序约束，可以直接调用，不需要自己手动的搭建。不过身为一个合格的设计师对于这类模块的原理还是需要掌握的~如果你喜欢这篇文章的话，请关注我的公众号-熊熊的ic车间，里面还有ic设计和ic验证的学习资料和书籍等着你呢~欢迎您的关注。
一文详解时钟门控(clock gating
02-01
时钟门控（Clock Gating）是一种在数字电路中用来降低功耗和提高性能的技术。简言之，时钟门控就是在不需要周期性运行的逻辑电路上引入门控信号，以控制时钟的输入，从而节约功耗和减少信号延迟。 首先，时钟门控的...
Clock gating.pdf
08-29
国外教材详细介绍了时钟门控，超级详细，欢迎各位学者下载学习。gated clocks
complex clock gating with integrated clock gating logic cell
04-28
Clock gating is an effective technique for minimizing dynamic power in sequential circuits. Applying clock-gating at gate-level not only saves time compared to implementing clock-gating in the RTL code but also saves power and can easily be automated in the synthesis process. This paper presents simulation results on various types of clock-gating at different hierarchical levels on a Serial Peripheral Interface (SPI) design. In general power savings of about 30% and 36% reduction on toggle rate can be seen with different complex clockgating methods with respect to no clock-gating in the design. Index terms-- Automated synthesis
【Verilog基础】一文搞懂 时钟门控（Clock-Gating） 电路
悟已往之不谏 知来者之可追
05-27 6145
【Verilog基础】一文搞懂 时钟门控（Clock-Gating） 电路
clock gating
spx1164376416的博客
04-22 4129
本文转载自Clock Gating 技术解析 （一） 设计动机 在现代大规模的芯片中，通常有几十甚至几百个系统时钟驱动着数千万计的逻辑门。时钟信号不停翻转，有的时钟信号频率高达GHz，这些时钟信号在逻辑门或是寄存器的时钟端翻转时需要对门电路的电容进行充放电，从而消耗了大量的动态功耗。而在实际应用中，一个寄存器的值绝大多数时候是保持不变的，一个显而易见的方法是在不需要改变寄存器值的这一段时间内将时钟停住，避免时钟翻转对电容的充放电，从而实现降低功耗的目的。利用一个enable信号对时钟翻转进行控制的技术被称为
时钟门控方法
msyyxwf的专栏
05-31 1929
一.不含锁存器的时钟门控电路 不含锁存器的时钟门控结构，使能信号周期的不确定，会使时钟过早的被截断或者产生时钟毛刺，产生多个时钟脉冲。为了产生正确的时钟信号，要求使能信号从时钟上升沿到时钟下降沿保证稳定的常量。 二.含有锁存器的时钟门控电路 含有锁存器的时钟门控电路，借助于锁存器，使得时钟信号在高电平期间保证稳定的值。 锁存器能够在时钟上升沿，捕捉使能信号，并保持完整的使能脉冲，所...
门控时钟介绍
Leo ICer的博客
09-30 1354
功耗是芯片设计中非常重要的一个指标，研究表明，在芯片功耗的组成中，有高达40%甚至更多是由时钟树消耗掉的。这个结果的原因也很直观，因为这些时钟树在系统中具有最高的切换频率，而且有很多时钟buffer，而且为了最小化时钟延时，它们通常具有很高的驱动强度。此外，即使输入和输出保持不变，接收时钟的触发器也会消耗一定的功耗。而且这些功耗主要是动态功耗。减少时钟网络的功耗消耗，最直接的办法就是在不需要时钟的时候，把时钟关掉。这种方法就是所谓的。
低功耗设计——Clock Gating详解
qq_34326957的博客
05-14 6770
当数据无效时，将寄存器时钟关闭能够有效降低功耗， 是低功耗设计的重要方法之一。在基于AND门的gating技术中，建议使用下降沿触发的寄存器或来低电平有效的latch产生gating信号；在基于OR门的gating技术中，建议使用上升沿触发的寄存器或高电平有效的latch来产生gating信号，以确保满足时序要求。
门控时钟的原理和verilog代码实现
qq_44943193的博客
12-24 1547
随着如今芯片的规模和功耗越来越大，门控时钟被大量地用在芯片设计中，这是在RTL级的低功耗技术。门控时钟即用逻辑门电路控制模块时钟的停或开。当芯片上的某一模块的工能不需要工作时，如芯片上的USB模块或者SPI模块没有使用时，通常会将通往这些模块的时钟停下来。通过关断空闲电路的时钟，可以大量减少消耗在时钟树上的和不工作触发器上的功耗。
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