clock gating

本文转载自Clock Gating 技术解析 （一）

设计动机

在现代大规模的芯片中，通常有几十甚至几百个系统时钟驱动着数千万计的逻辑门。时钟信号不停翻转，有的时钟信号频率高达GHz，这些时钟信号在逻辑门或是寄存器的时钟端翻转时需要对门电路的电容进行充放电，从而消耗了大量的动态功耗。而在实际应用中，一个寄存器的值绝大多数时候是保持不变的，一个显而易见的方法是在不需要改变寄存器值的这一段时间内将时钟停住，避免时钟翻转对电容的充放电，从而实现降低功耗的目的。利用一个enable信号对时钟翻转进行控制的技术被称为clock gating。

基本设计思路

现在我们面临这样一个需求，需要设计一个clock gating cell, 有两个输入端分别为EN和clk，一个输出端为gated_clk。在EN为1时，我们需要时钟通过，EN为0时，需要gated_clk为0。绝大多数人可以立刻想到用一个与门AND实现。

   assign gated_clk = EN & clk_in; 

但是用AND门有一个显而易见的缺陷，由于当EN的变化会立刻反映到输出端，AND门输出会产生glitch。

那么如何避免glitch的产生呢？我们注意到，从逻辑上来说，AND门是满足需要的，产生glitch的根本原因是1. EN的变化会立刻反映到输出端， 2. EN变化时，CLK为高。那么我们是不是可以**控制EN到达AND门的时间，使得EN只在CLK为低的时候变化呢？**如下图，这样可以避免产生glitch。

下面的问题变成了，设计一个电路，输入有clk_in和EN，输出为clkEn，当clk_in为0时，clkEN==EN, 而clk_in为1时，clkEN保持不变。什么电路可以实现上面的功能？很简单，一个latch即可。注意latch的使能端为clk_in的反，latch的D端为EN。

因为在clk_in为高的阶段latch的输出保持稳定，这样就确保了AND门的输入端稳定，时钟输出可以保证一个完整的pulse。

verilog描述也很简单

always @ (clk_in or EN)  begin

   if ( ! clk_in) 

      clkEn <= EN;

end



assign gated_clk = clkEn & clk_in;

但是实际工程中，RTL designer 应尽量避免显式写上面的clock gating。厂家工艺库通常会提供integrated clock gating cell (ICG), 综合工具在综合时可以自动选择ICG插入在需要gating的地方。RTL在需要插入clock gating的地方应尽量例化ICG，因为综合工具对上面的代码会综合出一个latch和一个AND门，而后端布局布线时可能会使得这两个门距离较远，timing上会受影响。而ICG是一个standard cell，则保证了latch和AND门距离很近。