fpga-quartus 第一个简单项目

我这里使用的quartus II 13 sp1

1. 新建项目

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下一步
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填写项目目录信息
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第一个编辑框What is the working directory for this project?就是项目文件的存放目录,New Project Wizard不会再新建项目名称命名的目录

继续next
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选择 Device familyAvaliable devices 然后下一步
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选择仿真工具和支持的语言,然后next
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完成新建项目
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2. 新建verilog源文件

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输入verilog代码:

module vgatest(   // 主模块和参数
	input clk,
	output myclk
);

reg [3:0] counter;	// 计数器
reg myclk_temp;		// 临时时钟寄存器

always@(posedge clk)
begin
	if(counter < 10)
		counter <= counter + 1'b1;
	else
		begin
			counter <= 1'b1;
			myclk_temp <= ~myclk_temp;	// 计时满10个时钟进行翻转
		end
end

assign myclk = myclk_temp; // 将临时时钟寄存器赋值给输出时钟

endmodule

编译
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编译成功后会弹出一个提示框
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3. 引脚分配

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可以看到模块所有的输入输出引脚
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根据原理图选择对应合适的引脚
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其他未使用的引脚设置
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选择As input tri-stated 或者 As input tri-stated with weak pull-up
可以避免损伤芯片

4. 烧录程序到开发板

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选择烧写文件进行烧写
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添加项目路径中这个 sof 后缀的文件
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5. 波形仿真

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也可以选择列出寄存器
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我们把 输入 clk 输出 myclk 和寄存器 counter都选择出来
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设置一个50MHz的时钟
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可以看到波形仿真情况

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6. modelsim仿真

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弹出警告框
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解决这个警告问题:
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在quartus安装目录下找到仿真器位置
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