Verilog基础概念（类型）

组合逻辑和时序逻辑

组合逻辑：电路中任意时刻的稳态输出仅仅取决于该时刻的输入，而与电路原来的状态无关。

时序逻辑：由多个触发器和多个组合逻辑块组成的网络。常用的有：计数器、复杂的数据流动控制逻辑、运算控制逻辑、指令分析和操作控制逻辑。同步时序逻辑是设计复杂的数字逻辑系统的核心。时序逻辑借助于状态寄存器记住它目前所处的状态。在不同的状态下，即使所有的输入都相同，其输出也不一定相同。

1.  线网类型（wire）：

• 线网数据类型表示结构实体（列如门）之间的物理连线。
• 线网类型的变量不能存储值，它的值是由驱动它的元件所决定的。

驱动线网类型变量的元件有门，连续赋值语句，assign等。

如果没有驱动元件连接到线网类型的变量上，则该变量就是高阻的，即其值为z。

线网数据类型包括wire型和tri型，其中最常用的就是wire类型。

//wire define
wire key_flag;

2.参数类型：

 参数其实就是一个常量，在Verilog HDL中用parameter定义常量。

我们可以一次定义多个参数，参数与参数之间需要用逗号隔开。

每个参数定义的右边必须是一个常数表达式。

parameter H_SYNC =11'd41;  //行同步
parameter H_BACK =11'D2;   //行显示后沿;

参数型数据常用于定义状态机的状态，数据位宽和延迟大小等。

采用标识符来代表一个常量可以提高程序的可读性和可维护性。

在模块调用时，可通过参数传递来改变被调用模块中已定义的参数。

3. 常用的关键字

4.功能定义

三种方法：

• assign语句：描述组合逻辑
• always语句：描述组合/时序逻辑
• 例化实例元件：如：and #2 u1(q,a,b);

注意：在always块中，逻辑是顺序执行的，而多个always块之间是并行的。

5.reg（寄存器类型）

reg表示一个抽象的数据存储单元，通过赋值语句可以改变寄存器储存的值。

寄存器数据类型的关键字是reg，reg类型数据的默认初始值为不定值x。

reg型对应的硬件电路元件具有状态保持作用，能够存储数据，如触发器，锁存器等。

reg型变量常用于行为级描述，由过程赋值语句对其进行赋值

如：

//reg define
reg [31:0] delay_cnt;   //延时计数
reg key_reg;

reg型变量一般为无符号数，若将一个负数赋给reg型变量，则自动将其转换成二进制补码形式

例如：reg signed[3:0] rega;

          rega=2;              //rega的值为1110（14），是2的补码。

reg类型的数据只能在always语句和initial语句中被赋值。

    如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，即该寄存器变为对应的触发器。

     如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应为硬件连线。（对应电路图的线）

6.移位运算符

符号	使用方法	说明
<<	a<<b	将a左移b位
>>	a>>b	将a右移b位

两种移位运算都用0来填补移出的空位。

左移时，位宽增加；右移时，位宽不变。

4b'1001<<2=6'b100100;

4'b1001>>1=4'b0100;