四选一投票器

最新推荐文章于 2024-03-13 11:26:31 发布

coolsunxu

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分类专栏： Verilog 文章标签： verilog 投票器

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module Select(
	input wire a,
	input wire b,
	input wire c,
	input wire d,
	output reg y
);

reg [2:0] sum;//用来计算和

always @(*) begin //************
	sum<=a*2+b+c+d;
	if (sum>=3'h3) begin
		y<=1'b1;
	end else begin
		y<=1'b0;
	end
end
endmodule

接下来是激励程序：

module Select_tb;
	reg a,b,c,d;
	wire y;
	Select ut(a,b,c,d,y);
	initial 
		begin
			a=0;b=0;c=0;d=0;#100;
			a=0;b=0;c=0;d=1;#100;
			a=0;b=0;c=1;d=0;#100;
			a=0;b=0;c=1;d=1;#100;
			a=0;b=1;c=0;d=0;#100;
			a=0;b=1;c=0;d=1;#100;
			a=0;b=1;c=1;d=0;#100;
			a=0;b=1;c=1;d=1;#100;
			a=1;b=0;c=0;d=0;#100;
			a=1;b=0;c=0;d=1;#100;
			a=1;b=0;c=1;d=0;#100;
			a=1;b=0;c=1;d=1;#100;
			a=1;b=1;c=0;d=0;#100;
			a=1;b=1;c=0;d=1;#100;
			a=1;b=1;c=1;d=0;#100;
			a=1;b=1;c=1;d=1;#100;
		end
endmodule