chiplet 芯粒间互联接口与通信结构

为了能够实现chipLet各个小芯片间的高速互联，要解决两个问题：

1. 片间通信采用什么接口
2. 这些接口使用什么通信结构

        为解决第一个问题，2022年3月2日，ASE、AMD、Intel、微软、高通、三星、台积电等十大行业巨头联合宣布：成立行业联盟，共同打造小芯片互连标准、推进开放生态，并制定了标准规范“UCIe”。

Chiplet新时代革命？Chiplet互联互通的时代到来了！_cy413026的博客-CSDN博客随着CXL 2.0规范的正式发布：在保持对CXL 1.0/1.1规范后向下兼容的同时，CXL 2.0规范增加了Switch功能，用户可以像使用熟悉的PCIe Switch那样使用CXL Switch。一开始，CXL联盟在2019年公布的规范1.0和1.1版本上，一共提出了三种访问形式：CXL.io、CXL.Cache和CXL.Memory。在单个MCM（多芯片模块）中实现从裸片到裸片的通信，追求更好的完成数据的存储、信号的处理、数据的处理等丰富的功能。https://blog.csdn.net/cy413026/article/details/131823602?csdn_share_tail=%7B%22type%22%3A%22blog%22%2C%22rType%22%3A%22article%22%2C%22rId%22%3A%22131823602%22%2C%22source%22%3A%22cy413026%22%7D

        UCIe标准的全称为”Universal Chiplet Interconnect Express”(通用小芯片互连通道)。这次的UCIe 1.0标准定义了芯片间I/O物理层、芯片间协议、软件堆栈等；并利用了PCIe、CXL两种成熟的高速互连协议。

傻白探索Chiplet，互连技术研究现状_cy413026的博客-CSDN博客Chiplet的可行性常常受到片间互连的性能、可用性以及功耗和成本问题的限制，各种异构芯片的互连接口和标准的设计在技术和市场竞争方面难以实现性能和灵活性间的平衡。多年来，业内一直在寻找一种“真正的互连”，以便在单个MCM（Multi Chip Module多芯片模块）中实现从裸片到裸片的通信，更好的完成数据存储、信号处理、数据处理等丰富的功能。如何让裸片与裸片之间高速互连，是Chiplet技术落地的关键，也是全产业链目前的一大全新挑战。。硅基板、有机基板或者其他材料的基板，为Chiplet。https://blog.csdn.net/cy413026/article/details/131823715      由于chipLet的芯粒都是在一个封装内的，芯片之间的距离很近，在芯粒之间互联上就可以考虑并行传输，或者对串行传输做一些简化，比如说高速串口对均衡的要求降低了，是不是可以不用差分线传输了 等等。【上面这篇转载的文章就做了这些介绍和思考】

       

        对于第二个问题，目前业界尚未有统一的标准，但基本上都是对片内总线和NOC的创新，对应的拓扑结构也和NOC等片内总线一致。

        傻白探索Chiplet，Chiplet的通信结构_cy413026的博客-CSDN博客一、SoC总线结构随着所包含的IP核数目的增加，特别是片上计算资源的快速增加，片上模块间通信对SoC系统性能的影响也随之增大。片上连接方式成为影响SoC的关键因素。SoC系统片内各组件间通信方式一直采用传统的，典型的SoC结构如下图所示。虽然人们对片上总线技术作了很多改进，从单一的共享总线改进为多总线的桥接，甚至层次化总线等更复杂的结构。但是，当MPSoC集成的处理器越来越多时，仍无法解决片上通信问题，如Sony 公司的Emotion Enginel1.101和IBM公司的CELL。典型的SoC结构。https://blog.csdn.net/cy413026/article/details/131823827

该篇文章先从传统的soc总线结构讲起，介绍了chipLet的通信结构现状