左氏浮夸的博客

原创 R820T调试笔记

R820T芯片内部结构：R820T配合RTL2832U的RTL-SDR：软件无线电通过数字信号处理来实现无线信号的调制解调。在RTL-SDR中通过调谐芯片(R820T、E4000)将无线信号下变频至低中频信号，由RTL2832U中的ADC采样得到数字信号，再进行数字下变频得到基带信号，由USB传送给计算机。RTL-SDR得到的基带信号是I/Q信号交错排列的形式，计算机对基带信号进行分离得到两路信号即I/Q信号进行解调。其简易电路图：R820T寄存器配置：在tuner_r82x

原创 恒流源

使用运放构成负端恒流源

原创 FPGA配合R820T

想法：FPGA控制R820T的I2C，将R820T输出的中频做处理。准备：某宝买的RTL-SDR，原理如下：软件无线电通过数字信号处理来实现无线信号的调制解调。在RTL-SDR中通过调谐芯片(R820T、E4000)将无线信号下变频至低中频信号，由RTL2832U中的ADC采样得到数字信号，再进行数字下变频得到基带信号，由USB传送给计算机。RTL-SDR得到的基带信号是I/Q信号交错排列的形式，计算机对基带信号进行分离得到两路信号即I/Q信号进行解调。硬件原理图大致如下图所示：把R

原创 FPGA实现卷积神经网络加速

基于Caffe中CIFAR_10.prototxt网络，对CIFAR-10数据集分类。CIFAR_10.prototxt网络name: "CIFAR_10"layer { name: "data" type: "Input" top: "data" input_param { shape: { dim: 1 dim: 3 dim: 32 dim: 32 } }}layer { name: "conv1" //该层的名称 type: "Convolution" //

原创 Verilog实现Bresenham任意斜率直线

Verilog实现Bresenham任意斜率直线

原创 Linux中捕获SIGSEGV中断

#include <stdio.h>#include <stdlib.h>#include <string.h>#include <unistd.h>#include <stdarg.h>#include <time.h>#include <sys/stat.h>#include <signa...

原创 Makefile模板

最简单的Makefile模板all: HelloHello: gcc -o Hello hello.cclean: rm -rf Hello通用模板一CC = gccLD = gccSUBDIRS = . ./src ./src/luaSRCS = $(wildcard $(foreach S,$(SUBDIRS), $S/*.c))OBJS = $(...

原创 基于ESP8266灯控

ESP8266灯控硬件：使用淘宝ESP-01模块，带一个ESP8266插槽和一个5V继电器，220V转5V用拆下的手机充电器ESP8266代码，开放TCP Server（80）端口，同时作为TCP Client连接远端TCP Server，可读取和配置pin1、pin2，可读取adcWIFI_NAME = "MERCURY_204"WIFI_PASSWORD = "Passwor...

原创 xilinx dma调试笔记

按照官方案例，启动接收传输： u32 Status = XAxiDma_SimpleTransfer(&amp;AxiDma, (UINTPTR)RxDMAPtr, (u32)(1024), XAXIDMA_DEVICE_TO_DMA); if (Status != XST_SUCCESS) { prin...

原创 关于Axi4-Stream to Video Out等IP核调试

参照网上教程使用Microblaze+VDMA+Video On Screen Display+AXI4-Stream to Video Out+HDMI等IP核组成图像输出回路： 第一次尝试显示出lena图像，有色偏，之后调试了很久才重新把图像显示出来并解决色偏；总结有如下坑：1、关于色偏：程序中提供的图像数据以ARGB方式存储，而HDMI模块仅使用低24位，故需要做一下转换...

原创 DDR3 SDRAM时序状态控制

MCB控制器时序分析（1）控制命令时序图：（2）写入FIFO时序：（5）读时序图：

原创 STM32开漏上拉不到5V

在实验中遇到问题是开漏的IO口上拉电平到不了5v，经过一番查阅资料，发现只有FT管脚才能达到5v，在数据手册上有详细说明。

原创 QT使用QDataStream输出二进制文件多四个字节

使用如下QDataStream方式输出二进制文件，文件头部多四个字节，代表文件大小，不管怎么都去不了；//写二进制文件QFile file("F:/1.rgb");if(!file.open(QIODevice::WriteOnly)){QMessageBox::critical(this,"Warning", "Can't open file for writing",QMessageBox::...

原创 ERROR:PhysDesignRules:2449 - The computed value for the VCO operating frequency of PLL_ADV instance

ERROR:PhysDesignRules:2449 - The computed value for the VCO operating frequency of PLL_ADV instance cpu_sys_i/clock_generator_0/clock_generator_0/PLL0_INST/Using_PLL_ADV.PLL_ADV _inst is calc...

原创 QTreeWidget嵌入QLabel

QTreeWidget嵌入QLabelQTreeWidget *tree1 = new QTreeWidget(this);QTreeWidgetItem *itemParent = new QTreeWidgetItem();tree1-&gt;addTopLevelItem(itemParent);QLabel *label1;// label1 = new QLabel("等待 &lt;a ...

转载 逻辑器件应用要点

3.2 逻辑器件应用要点3.2.1 逻辑器件概要    1、TTL、CMOS、LVTTL、LVCMOS逻辑电平介绍及互连逻辑器件的选型首先是逻辑电平的选择，在传统的单板设计中，TTL和CMOS逻辑电平被广泛应用，是数字电路设计中最常见的两种逻辑电平，LVTTL和LVCMOS是它们的低电平版本，其他的高速电频大多都衍生自TTL和CMOS。TTL指晶体管——晶体管逻辑，由于晶体管是流控器件，且输入电阻...

原创 Android程序退出处理

程序退出处理  public class SplashScreen extends AppCompatActivity {private static long SPLASH_MILLIS = 1000;ImageView image1;@Overridepublic void onCreate(Bundle savedInstanceState) {super.o...

转载 ORPSoc结构

转载 IAR中内嵌汇编指令

IAR中内嵌汇编指令方式如下：volatile char UART1_SR;#pragma required=UART1_SRchar sFlag = 0;int main(void){    while (!sFlag)    {        asm(" ldr r2,[pc,#0] \n"        /* r2 = address of sFlag

转载 IAR中实现内联函数 inline

IAR中实现内联函数 inline在IAR中的写法如下：#pragma inlineint GetTwoByte(const char *cmd,int pos){    return ((((int)*(cmd+pos))}在Keil中的写法如下：__inline int GetTwoByte(const char *cmd,int pos)

转载 printf函数

/***************************************************************************Function name: printfParameter    : *fmt : 数据显示的格式Description  : 根据提供的格式显示变量的数值Return         : voidAutor &amp; date :...

原创 如何设置ISE中，不用引脚的电平？

如何设置XILINX中，不用引脚的电平？选择顶层文件在process面板中选择Generate programming File上点右键选Properties.. 在Configuration Option里有个Unused IOB PINs，里面有PULLUP，PULLDONW和FLOAT，可设置不使用PIN脚的状态

原创 ISim P.20131013 (signature 0x7708f090)

ISim P.20131013 (signature 0x7708f090)This is a Full version of ISim.WARNING: File "F:/workspace/FPGA/xilinx/DDR3/tsb.v" Line 35. For instance tsb/uut/, width 12 of formal port sys_addr is not equal...

原创 RGB接口波形

原创 FFC参数

镀锡扁平铜线柔性扁平电缆 Flexible Flat Cable(FFC)可以任意选择导线数目及间距，使联线更方便，大大减少电子产品的体积，减少生产成本，提高生产效率，最适合于移动部件与主板之间、PCB板对PCB板之间、小型化电器设备中作数据传输线缆之用。普通的规格有0.5mm、0.8mm、1.0mm、1.25mm、1.27mm、1.5mm、2.0mm、2.54mm等各种间距柔性电缆线...

原创 5.5FHD MIPI 调试记录

调试一款MIPI接口的FHD模组

原创 QT 串口收发

QT的串口类，包含串口初始化，串口发送等待ACK、接收

原创 Qt中QString,int,char,QByteArray之间相互转换

Qt中QString,int,char,QByteArray之间相互转换int  转 QStringint m=1;QString b;b=QString::number(m)QString 转intQString a="1111"int b;b=a.toInt（）char 转换为 QString

原创 2.4G模块NRF24L01调试经验

参照野火STM32程序调试NRF24L01成功，颇获喜感nRF24L01是一款工作在2.4~2.5GHz世界通用ISM频段的单片无线收发器芯片。无线收发器包括：频率发生器、增强型SchockBurstTM模式控制器、功率放大器、警惕振荡器、调制器、解调器。输出功率、频道选择和协议的设置可以通过SPI接口进行设置。模块外形图如下图所示：                 PCB和引脚示意图如下

转载 将BUFG上的时钟信号通过FPGA的普通IO输出

如需转载，请将下列字段一起转载。新浪海风博客http://blog.sina.com.cn/dingyunfeng 声明：以下内容仅指Xilinx Spartan6系列，其他FPGA并不一定适用。       FPGA的设计中，时钟系统的设计极其重要，通常时钟信号会使用BUFG网络减少传输延迟，提高系统性能并增强系统的稳定性。     在实际使用

转载 基于STM32的简易RTOS

之前看过一篇卢晓铭写的简易RTOS设计，自己也实践了一下，感觉多任务运行起来毫无压力，在此做份笔记以备他日之需也为他人提供一份参考要想完成一个RTOS，我们核心任务是需要编写任务调度。所以，我们需要知道，任务到底什么地方会被调度。1.        我们开始OSStart();时，肯定需要调度一次任务。这样才能进入第一个最高优先级就绪任务中。2.        在任务中的OST

原创 SPI从机程序

/*SPI 即为：serial peripheral interface，串行外围设备接口。是一种全双工同步通信总线。 通信是通过数据传输来完成的，SPI是串行通信协议，也就是说，数据时一位一位传输的。也就是时钟线存在的原因， 由于时钟线提供的时钟脉冲，数据发送和数据接收都是基于这个时钟脉冲完成数据传输的，数据通过数据输出线输出， 数据在时钟上升沿或者下降沿时改变，在紧接着的下降沿或者

原创 串口通信USART Top程序以及Tectbench程序

使用Verilog代码编写的自收自发的顶层程序：module uart_top(clk,reset,enable,RX,TX,testp);input clk,reset,enable;input RX;output TX;output [7:0]testp;wire [7:0]data;wire RxOK;//wire TxAv;//发送有效wire TxOK;//Rx

原创 串口通信USART设置波特率程序

使用Verilog代码编写的生成波特率程序：程序目前支持9600、19200、38400、57600、115200，如需要其他波特率请根据计算方法加入代码中，输入的时钟信号为50MHzmodule SpeedSet(clk,reset,cnt);input clk,reset;output cnt;///波特率对应的脉冲的个数。计算方法如下：//以9600bps为例：1s/

原创 串口通信USART接收程序

使用Verilog代码编写的串口接收程序：数据位8位，停止位1位，校验位没有，流控没有波特率由波特率模块生成串口时序大致如下图所示：module uart_recv(GClk,clk_bps,reset,rx_en,Rxd,datain,rx_ok);input GClk,clk_bps,reset,rx_en,Rxd;output [7:0]datai

原创 串口通信Usart发送程序

使用Verilog代码编写的USART发送程序：数据位8位，停止位1位，校验位没有，流控没有波特率由波特率模块生成串口时序大致如下图所示：module uart_trans(GClk,clk_bps,reset,tx_en,datain,Txd,tx_ok);input GClk,clk_bps,reset,tx_en;//全局时钟，波特率时钟，全局复位，发送启动信号

原创 Jlink V8固件修复

在使用Jlink时经常会因为设备原因或者电脑驱动原因致使丢失固件，使Jlink变成一块废砖，在网上搜集多个大侠们的方法之后总结出自己修复Jlink V8固件的方法，所有的方法都大同小异，只是在某些细节上会决定最终的成败。工欲善其事必先利其器，修复固件前先准备下载一些工具：万能Jlink固件、SAM-BA 软件1、重新烧写固件到Jlink，将原来V8.bin固件用Winhex打开，并找到偏移地址为0...

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