8.7 自制操作系统: risc-v Machine寄存器mscratch/mepc/mcause/mtval

最新推荐文章于 2024-09-01 10:52:03 发布
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分类专栏： risc-v bare metal 文章标签： risc-v
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本文链接：https://blog.csdn.net/dai_xiangjun/article/details/123903868
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本文深入探讨了RISC-V架构中的四个关键Machine寄存器：mscratch用于保存 hart-本地上下文；mepc记录异常时的程序计数器；mcause存储异常原因；mtval提供异常详细信息。这些寄存器在异常处理和中断管理中扮演重要角色。
摘要由CSDN通过智能技术生成

  • mscratch

全称： Machine Scratch Register，不晓得这里scratch该如何翻译，姑且就翻译成机器模式临时存储寄存器。

mscratch寄存器是专用于机器模式的mxlen位读/写寄存器。通常，它用于保存指向机器模式hart-本地上下文空间的指针，并在进入m模式trap处理程序时与用户寄存器进行交换。

  • mepc

全称:机器模式异常程序计数器( Machine Exception Program Counter)

mepc是一个MAXLEN-bit 的读写寄存器，格式如下：

mepc[0] 总是为0的。在仅仅支持IALIGN=32的时候，mepc[1:0] 总是为0.

如果实现允许 IALIGN 为 16 或 32（例如，通过更改 CSR misa

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8.3 自制操作系统: risc-v Machine寄存器 mtvec/medeleg/mideleg
Do one thing at a time, and do well.
03-09 3506
mtvec 全称Machine Trap-Vector Base-Address Register 机器陷阱向量基地址寄存器 1.mtvec必须是被实现的 2.边界必须4字节对齐，MODE域的实现，可能会增加额外的对齐条件 例如当Mode=vectored时，在机器模式下发送timer中断时，pc将被设置为BASE+0x1c. medeleg和medeleg 全称Machine Trap Delegation Registers机器陷阱代理寄存器 medeleg: mac..
RISC-V异常处理流程概述（1）：异常处理基本介绍
swh547的博客
05-01 1310
其中的关键函数为sbi_ecall_register_extension，这个函数的目的是将sbi_ecall_extension类型的结构体指针添加到一个全局的ecall_exts_list列表中，也就是进行ecall注册的工作。而ecall_time、ecall_rfence等则是结构体指针，相当于sbi_ecall_extension结构体的一个实例，其中的服务和id则是要映射结构体的extid_xxx和handle处理。下面将调用到sbi_trap_handler进行真正的异常处理函数。
riscv架构下Linux中断学习笔记
最新发布
qq_45806499的博客
09-01 907
RISCV的架构设计就决定了必须要有程序运行在M模式下，来为S模式提供一些基础的服务，RISCV为此定义了SBI(Supervisor Binary Interface)接口规范，让运行在S模式下的操作系统在不同的RISCV处理器上都可以使用标准的SBI接口来使用相应的功能。，简称M模式、S模式和U模式。同理，在 __restore 恢复 Trap 上下文的时候，我们也必须从内核地址空间切换回应用地址空间，因为应用的代码和数据只能在它自己的地址空间中才能访问，应用是看不到内核地址空间的。
制作一个RISC-V的操作系统十-Trap和Exception(流 mtvec mepc mcause mtval mstatus trap完整流程)
llovewuzhengzi的博客
04-09 1117
陷入到S之前的权限可以是 U S 所以用一个比特位表示，陷入到U只能是U，那没有必要保存，因为执行完trap后恢复到的和执行trap时一样。在RISC-V架构的特权模式下，不同的异常等级（如Machine、Supervisor、User等）会有对应的陷阱值寄存器，例如在Supervisor模式下，类似的寄存器可能是。WPRI：读这个寄存器的时候忽略该部分的值，写这个寄存器的时候要保留该部分原来的值（不要变）base：存储trap入口函数的基地址右移两位的即四字节对齐的地址。寄存器会被设置为相关的错误值。
RISC-V from scratch 6
df12138的博客
09-28 506
RISC-V from scratch 6 接上一篇博客，我今天继续写 RISC-V from scratch 系列博客。原本我打算将该英文系列全部翻译成中文，但原作者貌似没有把这一系列完成就咕咕了，因此本文的内容是我自己实践的内容，以及一些自己的想法，放在这里同大家探讨，算是狗尾续貂，弥补遗憾。 简介 欢迎再次来到 RISC-V from scratch ，先快速回顾一下我们之前做过的内容，我们之前已经介绍了 RISC-V 的特权架构以及几个重要的寄存器，在更久以前，我们还介绍了一些相关底层概念（例如编译
RISC-V from scratch 4: 写 UART 驱动
df12138的博客
09-28 1933
RISC-V from scratch 4: 写 UART 驱动 接上一篇博客，我今天继续写 RISC-V from scratch 系列博客。我原本打算将该系列全部翻译成中文，但原作者貌似没有把这一系列完成就咕咕了，因此本文的内容是我自己实践的内容，以及一些自己的想法，放在这里同大家探讨，算是狗尾续貂，弥补遗憾。 简介 欢迎再次来到 RISC-V from scratch ，先快速回顾一下我们之前做过的内容，我们之前已经探索了很多与 RISC-V 及其生态相关的底层概念（例如编译、链接、原语运行时、汇编等
大白话RISC-V架构中断与异常处理机制
m0_53157173的博客
06-11 6803
大白话RISC-V架构中断与异常处理机制
8.4 自制操作系统: risc-v Machine寄存器 mip/mie
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03-11 2534
mip 全称Machine Interrupt-Pending Register mip寄存器是一个MXLEN-bit的读/写寄存器，包含了挂起中断的信息 mie 全称Machine Interrupt-Enable Register mie寄存器是第一个的MAXLEN-bit位的读写寄存器，包含允许中断位 mie和mip的bits[15:0]是分配给标志中断的。bits[16:MAXLEN-1]是用户自定义。 如下图红色框所示。 如果中断i想陷入M模式，必须
8.6 自制操作系统: risc-v Machine寄存器mcounteren/mcountinhibit
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03-31 1154
mcounteren 全称:机器计数器使能寄存器( Machine Counter-Enable Register) counter-enable寄存器mcounteren是一个32-bit的寄存器，控制硬件性能监视器couters作用域下一个最低特权模式。 此寄存器仅控制可访问性。读取或写入这个寄存器的行为不会影响底层计数器，即使在不可访问时，这些计数器也会继续增加。 当清除mcounteren寄存器中的CY、TM、IR或HPMn位时，当以s模式或u模式执行时，试图读取周期、时间、in...
8.2 自制操作系统: risc-v Machine寄存器说明mstatus和mstatush
Do one thing at a time, and do well.
03-09 5622
机器模式下的CSRs 寄存器名字 全称 权限 功能 描述 misa Machine ISA Register misa WARL read-write ...
RISC-V 启动汇编异常定位
嵌入式学习记录站点
01-15 735
RISC-V 启动汇编异常定位
制作一个RISC-V的操作系统九-上下文切换和协作式多任务（任务 任务上下文 多任务 多任务系统分类 协作式多任务 代码实现 ）
llovewuzhengzi的博客
04-04 980
SW 和 LW 指令是 RISC-V 指令集中最基本和最常用的两个指令,它们为 RISC-V 提供了在内存和寄存器之间高效传输数据的能力,是构建复杂计算系统的基础。这三个寄存器在 RISC-V 体系结构中扮演着重要的角色,为 RISC-V 系统提供了高效的全局数据访问、线程管理和基本操作支持。初始化就是设置各个任务的上下文（各个任务的上下文保存到内存中），如设置上下文的ra（返回地址）为任务的第一条指令。当执行的核数小于要执行的任务时，此时任务会轮流运转到CPU上，以保证各个任务在宏观上被执行着。
RISC-V学习笔记【中断和异常】
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RISC-V架构的中断与异常 一般来说由处理器内部的事件或程序执行中的事件引起的程序跳转称为异常；一般的由处理器外部因素引起的程序跳转称为中断 广义上来说中断和异常都被处理器视为异常，一般将其分为同步异常和异步异常 同步异常 同步异常：由于执行程序指令流或者试图执行程序指令流而造成的异常 表现：CPU外部环境一定，多次执行时每次能够精确复现 常见的同步异常包括但不限于： 取指令访问到非法的地址区间 读写数据访问地址属性出错 取指令地址非对齐错误 非法指令错误 执行调试断点指令 异步异常 异步异常：产生原
【RISC-V】Trap和Exception
佳大先生的博客
07-27 3995
RISC-V之Trap与Exception
开发一个RISC-V上的操作系统（六）—— 中断（interrupt）和异常（exception）
欢迎一起交流问题！
08-09 2683
一般来说，异常为当前执行的指令发生了“不正常的情况”，如除法指令的除数为0、缺页异常等等，异常发生后会跳转执行异常处理程序，视情况决定是否跳回发生异常的指令继续执行，如缺页异常在执行完缺页处理程序后会跳转到原指令继续执行，而非法指令引起的异常则不会跳回原指令继续执行。 而中断则是在当前执行流中发生了某个外部事件，需要暂停当前执行流去处理这个外部事件，和异常一样，处理完后也要视情况决定是否返回原执行流继续执行，但是中断一般是跳回发生中断的下一条指令继续执行，除了某些多周期指令被中断后需要重新执行，如除法指令
RISC-V特权架构 - 机器模式下的异常处理
百里杨的博客
03-01 3136
RISC-V 定义的三种模式 User、Supervisor 和 Machine，均可发生异常，但是只有特权模式 **Supervisor** 和 **Machine** 才能处理异常，因为处理异常需要 CSR 寄存器。默认情况下，RISC-V所有的异常，都在Machine模式下处理。除此以外，还可以通过委托机制，将异常委托给Supervisor模式下处理。
RISCV中断异常
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09-01 1895
指令的PC值不对齐，会造成取指令不对齐错误。进入异常后，程序跳入相应中断服务程序中后，软件强行改写mstatus中mie改为1，再次打开。1.软件必须使用mret指令，然后硬件停止当前程序流，调到mepc里定义的pc地址去执行。这几个域的属性为只读，软件无法直接写这些域改变其值，只有中断源头被清除后才会相应归零。riscv架构中定义了csr寄存器机器模式中断使能寄存器mie来控制中断的屏蔽。2.读写数据访问的地址属性错误，如访问了只读的，会被MPU或MMU定位出。去执行mtvec寄存器里定义的PC地址。..
pExceptionPointers->ContextRecord->EFlags &= ~0x100
07-10
这行代码的作用是清除标志寄存器（EFLAGS）中的 TF（Trap Flag）位。 在x86架构的处理器中，TF位是标志寄存器中的第8位，用于启用单步调试模式。当TF位为1时，处理器会在执行每条指令后触发一个硬件异常（EXCEPTION_SINGLE_STEP），以便进行单步调试。通过将TF位设置为0，可以禁用单步调试模式，使程序正常连续执行。 `pExceptionPointers->ContextRecord->EFlags &= ~0x100` 这行代码使用按位与操作符（&）和按位取反操作符（~）将标志寄存器中的TF位设置为0。具体来说，它使用掩码0xFFFEFFEF与标志寄存器的值进行按位与运算，将TF位的对应位清除。 请注意，这段代码假设 `pExceptionPointers` 是一个指向 `EXCEPTION_POINTERS` 结构体的指针，其中包含了异常发生时的上下文信息，包括标志寄存器的值。在实际应用中，你需要确保 `pExceptionPointers` 是有效的，并且可以修改上下文记录以正确地清除TF位。此外，修改上下文记录可能需要特权级别的许可，具体取决于应用程序的执行环境和操作系统的限制。
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