DE2-115开发板的数字钟verilog电子钟电子表时钟代码下载

名称:基于DE2-115开发板的数字钟verilog电子钟电子表时钟

软件:Quartus II

语言:Verilog

代码功能:

基于DE2-115开发板的verilog数字钟

要求有模块关系图,代码上有详细注释,有引脚分配的图表,开发版上演示 

1.24小时制的时钟,显示时分秒,有复位键 

2.可以手动校准时分(按钮控制加减) 

3.整点报时(8点到20点)绿灯亮,整点前5s开始报时,持续10s 

4.设置闹钟,闹钟来临红灯亮,有按键可以停闹钟 

5.有秒表倒计时功能,要有清零键

FPGA代码Verilog/VHDL代码资源下载:www.hdlcode.com

本代码已在DE2-115开发板验证,开发板如下,其他开发板可以修改管脚适配:

DE2-115.png

代码下载:基于DE2-115开发板的数字钟verilog电子钟电子表时钟名称:基于DE2-115开发板的数字钟verilog电子钟电子表时钟(代码在文末下载)软件:Quartus II语言:Verilog代码功能:基于DE2-115开发板的verilog数字钟要求有模块关系图,代码上有详细注释,有引脚分配的图表,开发版上演示 1.24小时制的时钟,显示时分秒,有复位键 2.可以手动校准时分(按钮控制加一减 3.整点报时(8点到20点)绿灯亮,整点前5s开始报时,持续1icon-default.png?t=N7T8http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=259

部分代码展示:

//顶层模块
module Digital_clock(
input clk_50M,
input key_0,//模式设置按键--4'd0:计时,4'd1:闹钟,4'd2:跑表
input key_1,//设置修改,跑表启动
input key_2,//修改确认,跑表暂停
input key_3,//修改时分秒,跑表复位,闹钟关闭
output bell_green,//整点报时
output bell_red,//闹钟led
output [3:0] led_mode,//led显示当前模式
output  [7:0] HEX0,//数码管-低亮
output  [7:0] HEX1,//数码管-低亮
output  [7:0] HEX2,//数码管-低亮
output  [7:0] HEX3, //数码管-低亮
output  [7:0] HEX4,//数码管-低亮
output  [7:0] HEX5 //数码管-低亮
);
wire [3:0] state_mode;//当前模式,4'd0:计时,4'd1:闹钟,4'd2:跑表
wire [7:0] hour_time;//时
wire [7:0] minute_time;//分
wire [7:0] second_time;//秒
wire [7:0] alarm_hour_time;//闹钟时
wire [7:0] alarm_minute_time;//闹钟分
wire [7:0] alarm_second_time;//闹钟秒
wire [7:0] stopwatch_Millisecond;//10毫秒
wire [7:0] stopwatch_second;//秒
wire [7:0] stopwatch_minute;//分
wire [7:0] countdown_hour_time;//时
wire [7:0] countdown_minute_time;//分
wire [7:0] countdown_second_time;//秒
wire key_0_negedge;
wire key_1_negedge;
wire key_2_negedge;
wire key_3_negedge;
wire clk_1Hz;
wire clk_100Hz;
fenping fenping_Hz(
. clk_50M(clk_50M),
. clk_1Hz(clk_1Hz),
. clk_100Hz(clk_100Hz)
);
key_jitter key_0_jitter(
. clkin(clk_50M),     
. key_in(key_0),
. key_posedge(),
. key_negedge(key_0_negedge),
. key_value()
);
key_jitter key_1_jitter(
. clkin(clk_50M),     
. key_in(key_1),
. key_posedge(),
. key_negedge(key_1_negedge),
. key_value()
);
key_jitter key_2_jitter(
. clkin(clk_50M),     
. key_in(key_2),
. key_posedge(),
. key_negedge(key_2_negedge),
. key_value()
);
key_jitter key_3_jitter(
. clkin(clk_50M),     
. key_in(key_3),
. key_posedge(),
. key_negedge(key_3_negedge),
. key_value()
);
set_mode i_set_mode(
. clk_50M(clk_50M),
. set_mode_key(key_0_negedge),
. led_mode(led_mode),//led显示当前模式
. state_mode(state_mode)//当前模式,4'd0:计时,4'd1:闹钟,4'd2:跑表
);
jishi i_jishi(
. clk_50M(clk_50M),
. clk_1Hz(clk_1Hz),
. state_mode(state_mode),//当前模式,4'd0:计时,4'd1:闹钟,4'd2:跑表
. set_time_key(key_1_negedge),//设置时间
. confirm_key(key_2_negedge),//确认
. change_time_key(key_3_negedge),//设置时分秒
. hour_time(hour_time),//时
. minute_time(minute_time),//分
. second_time(second_time)//秒
);
alarm_clock i_alarm_clock(
. clk_50M(clk_50M),
. state_mode(state_mode),//当前模式,4'd0:计时,4'd1:闹钟,4'd2:跑表
. set_time_key(key_1_negedge),//设置时间
. confirm_key(key_2_negedge),//确认
. change_time_key(key_3_negedge),//设置时分秒
. alarm_hour_time(alarm_hour_time),//时
. alarm_minute_time(alarm_minute_time),//分
. alarm_second_time(alarm_second_time)//秒
);
stopwatch i_stopwatch(
. clk_50M(clk_50M),
. clk_100Hz(clk_100Hz),//100Hz--对应10ms
. state_mode(state_mode),//当前模式,4'd0:计时,4'd1:闹钟,4'd2:跑表
. start_key(key_1_negedge),//启动
. stop_key(key_2_negedge),//暂停
. reset_key(key_3_negedge),//复位
. stopwatch_Millisecond(stopwatch_Millisecond),//10毫秒
. stopwatch_second(stopwatch_second),//秒
. stopwatch_minute(stopwatch_minute)//分
);
timing i_timing(
. clk_50M(clk_50M),
. clk_1Hz(clk_1Hz),
. state_mode(state_mode),//当前模式,4'd0:计时,4'd1:闹钟,4'd2:跑表,4'd3:定时
. set_time_key(key_1_negedge),//设置时间
. confirm_key(key_2_negedge),//确认
. change_time_key(key_3_negedge),//设置时分秒
. countdown_hour_time(countdown_hour_time),//时
. countdown_minute_time(countdown_minute_time),//分
. countdown_second_time(countdown_second_time)//秒
);
Bell i_Bell(
. clk_50M(clk_50M),
. clear_alarm(key_3_negedge),//关闭闹钟键(key3)
. alarm_hour_time(alarm_hour_time),//闹钟时
. alarm_minute_time(alarm_minute_time),//闹钟分
. alarm_second_time(alarm_second_time),//闹钟秒
. hour_time(hour_time),//时
. minute_time(minute_time),//分
. second_time(second_time),//秒
. countdown_hour_time(countdown_hour_time),//时
. countdown_minute_time(countdown_minute_time),//分
. countdown_second_time(countdown_second_time),//秒
. bell_green(bell_green),//整点报时
. bell_red  (bell_red)//闹钟led
);
display i_display(
. clk(clk_50M),
. state_mode(state_mode),//当前模式,4'd0:计时,4'd1:闹钟,4'd2:跑表
. stopwatch_Millisecond(stopwatch_Millisecond),//10毫秒
. stopwatch_second(stopwatch_second),//秒
. stopwatch_minute(stopwatch_minute),//分
. hour_time(hour_time),//时
. minute_time(minute_time),//分
. second_time(second_time),//秒
. alarm_hour_time(alarm_hour_time),//闹钟时
. alarm_minute_time(alarm_minute_time),//闹钟分
. alarm_second_time(alarm_second_time),//闹钟秒
. countdown_hour_time(countdown_hour_time),//时
. countdown_minute_time(countdown_minute_time),//分
. countdown_second_time(countdown_second_time),//秒
. HEX0(HEX0),//数码管-低亮
. HEX1(HEX1),//数码管-低亮
. HEX2(HEX2),//数码管-低亮
. HEX3(HEX3), //数码管-低亮
. HEX4(HEX4),//数码管-低亮
. HEX5(HEX5) //数码管-低亮
);
endmodule

设计文档:

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. Testbench

7. 仿真图

整体仿真图

分频模块

按键检测模块

模式设置模块

计时模块

闹钟模块

秒表模块

定时模块(倒计时)

响铃模块

显示模块

### 使用 Verilog 实现按键控制计数功能 为了实现按键控制计数的功能,在设计中可以采用状态机或者简单的边沿检测方法来处理按键输入。下面提供了一种基于负边缘触发的方式,当检测到 `clk` 的下降沿时,根据按键的状态更新计数值。 ```verilog module key_control_counter( input wire clk, // 主时钟信号 input wire reset_n, // 复位信号 (低电平有效) input wire change, // 按键输入信号 output reg [7:0] count // 计数器输出 ); // 边沿检测变量定义 reg prev_change; wire negedge_detected; assign negedge_detected = ~prev_change & change; always @(posedge clk or negedge reset_n) begin : proc_count if (!reset_n) begin count <= 8'b0; prev_change <= 1'b0; end else begin prev_change <= change; always @(negedge clk) begin : proc_negedge_clk if(negedge_detected) begin count <= count + 1'b1; end end end end endmodule ``` 上述代码存在逻辑错误,因为不能在一个 `always` 块内部嵌套另一个 `always` 块。修正后的版本如下: ```verilog module key_control_counter ( input wire clk, input wire reset_n, input wire change, output reg [7:0] count ); reg prev_change; wire posedge_detected; assign posedge_detected = (~prev_change && change); always @(posedge clk or negedge reset_n) begin if (!reset_n) begin count <= 8'd0; prev_change <= 1'b0; end else begin prev_change <= change; if(posedge_detected) begin count <= count + 1'b1; end end end endmodule ``` 此模块通过监测 `change` 输入的变化情况,在每次检测到上升沿的时候增加计数器的值。注意这里使用的是正跳变(即从低到高的变化),而不是原始描述中的负跳变(`negedge`),这是因为通常情况下更关注于按键释放瞬间而非按下时刻[^1]。
评论 1
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值