本文介绍了半导体时序签核中OCV（On-Chip Variation）的概念，它用于模拟工艺偏差、电压降和温度变化导致的延迟变化。OCV与PVT（Process、Voltage、Temperature）的区别在于，PVT关注外部因素影响，而OCV关注芯片内部性能变化。在STA中，为了保证yield，会在Nominal delay基础上加上OCV。文章还提及了互连变化（Interconnect variation）对延迟的影响，包括CMP过程和光刻蚀效果。最后，讨论了在EDA工具中设置OCV的方法，并指出在先进工艺中，OCV正逐渐被AOCV、SOCV/POCV等方法替代。
Timing sign-off Corner = library PVT +RC Corner + OCV
针对每个工艺结点，foundry都会给出一张类似的timing sign-off表格，定义了所有需要做timing sign-off的corner（实际需要sign-off的corner还需要乘以工作模式，对于STA，不同的工作模式，用不同的SDC文件予以区别）
uncertainty=clock jitter + Xps setup/hold margin + DPT，其中clock jitter由用户根据所用PLL的精度来确定；Xps由foundry提供，如：30ps for setup, 40ps for hold; DPT一项表示需要加的额外margin用于cover mask misalignment引起的偏差，该值亦由foundary提供，比如5ps for setup, 3ps for hold。
世界上没有两片相同的叶子，半导体世界里没有两只相同的管子。library中的cell delay是在某个固定的PVT（operating condition）下仿真得出的，也就是下图中的Nominal delay，而实际上在芯片内部由于工艺偏差、电压降、温度变化，cell的delay并不是一个固定值，而是一个随机值，遵循高斯分布或门特卡洛分布。
在STA中用OCV来模拟这一『特征』，OCV全称
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