STA - PVT、RC、OCV

PVT

        PVT是工艺、电压和温度的缩写。为了让我们的芯片在所有可能的条件下工作，比如在锡亚琴冰川-40°C和撒哈拉沙漠60°C，我们模拟了IC在制造后可能面临的不同过程、电压和温度的条件。这些条件称为corner。这三个参数都影响到cell的延时。我们将详细地讨论每个参数及其对延迟的影响。

Process:

        工艺变化是指晶体管在制造过程中属性的偏差。

        在裸片die制造过程中，die的中心和边界处的区域可能会有不同的工艺变化。这是因为将被制造的层不能在整个模具上是均匀的。过程变化是渐进的。它不能突然。不同技术的工艺差异不同，但在低节点技术(<65nm)中工艺差异更大。

以下是几个可能导致工艺变化的重要因素：

1. 紫外光的波长
2. 制造缺陷

工艺变化的影响如下：

1. 氧化层厚度变化
2. 参杂率和迁移率波动
3. 晶体管的宽度、长度等
4. RC变异

这些变化将导致阈值电压等参数不等于期望值。阈值电压取决于氧化物厚度、源-衬底电压、注入杂质。cell的延时和工艺关系如下图所示。

Voltage: 

        随着工艺越来越先进，超深亚微米工艺节点下芯片的供电电压越来越低。假设芯片以0.75V的电压工作。在芯片工作时有可能在特定的时间电压会发生变化。可以达到0.675V或0.825V。为了覆盖这个场景，我们考虑电压变化。

        电源电压波动的一个重要原因是IR Drop。沿着电源网络电源被分配到芯片上的所有晶体管上。在整个芯片中，电源不是恒定的，它会随着cell的放置而变化。电源网络是由金属构成的，金属有自己的电阻和电容。因此，在电源网沿线有一个电压降。由于金属电阻的变化，所有标准电池和宏电路到达电源引脚的电源电压并不相同。考虑有两个cell，一个放置在直流电源附近，另一个放置在远的地方。由于越远的cell的互连线长度越长，它的电阻越大，导致IR降越高，从而降低了到达最远cell的供电电压。由于电压较低，这个cell比放置在更近的cell需要更多的延迟来上电。如果更近的cell得到更高的电压，那么cell更快，因此传播延迟也减少。这也是为什么在晶体管上有不同的延迟。cell的延迟取决于饱和电流，cell的饱和电流取决于电压。因此电压影响了一个单元的传播延迟。电源线路的自感也会造成电压降。例如，当一个晶体管切换到高电压时，它用电流给输出负载充电。这种时变电流(在短时间内)会产生相反的自感电动势。电压降的幅值为V=L*dI/dt，其中L为自感，I为通过线路的电流。

        IR Drop是由电流流过电源网络的寄生电阻引起的。IR Drop降低了芯片工作的必要电压值。

        电压变化的第二个重要原因是由寄生电感与电阻和电容结合引起的电源噪声。通过寄生电感的电流引起电压跳变。这两种效应一起不仅会导致电压下降，而且还会导致电压超调。

        任何芯片工作的电源电压都是外部提供的。它可以来自直流电源或一些电压调节器。电压调节器不会在一段时间内提供相同的电压，它可以高于或低于预期电压，因此它将导致电流变化，使电路比以前更快或更慢。

        由于所有这些因素，我们必须考虑电压的变化。图2显示了电源电压与延迟的关系。

Temperature: 

        晶体管密度在整个芯片上是不均匀的。芯片的一些区域有更高的密度和更高的翻转，因此这部分会导致更高的功耗，而芯片的有些区域有较低的密度和较低的翻转，该区域具有较低的功耗。因此芯片某些区域的结温可能更高或更低，这取决于晶体管在该区域的密度。由于整个芯片的温度变化，它会在所有的晶体管中引入不同的延迟。这里讨论的温度变化是关于结的，而不是环境温度。芯片内部接点的温度变化范围可能很大，所以需要考虑温度变化。cell的延迟随着温度的升高而增加。但并非所有技术节点都是如此。对于深亚微米技术，这种行为是相反的。这种现象叫做逆温。

        温度反转:延迟取决于输出电容和ID电流(与Cout成正比，与ID成反比)。当温度升高时，延迟也会增加(由于载流子浓度和迁移率的变化)。但当温度降低时，亚微米技术的延迟变化表现出不同的特征。对于小于65nm的技术节点，延迟随着温度的降低而增加，在-40℃时达到最大。这种现象被称为“逆温”。

 

        为什么会发生逆温?

        随着温度的升高，迁移率和阈值电压开始下降。延迟与迁移率成反比，与阈值电压成正比。

        因此，机动性和阈值电压的综合影响决定了延迟的大小。

        考虑MOSFET电流方程可以更好地理解;

 

        在较高的技术节点中，电源电压很高，(VGS - VTh)值较大时，VTh的影响很小。因此，流动性在决定潮流方面起着重要作用。因此，在较高的技术节点上，当温度升高时，迁移率降低，从而导致延迟增加。

        在较低的技术节点(具体来说，小于65nm)，电源电压非常低，因此(VGS - VTh)差很小，该值的平方非常小，导致ID电流减少，在较低的温度下增加延迟。在高于65nm的另一端，较低温度下延迟减小。

RC Variation

        待续。。。

OCV

On Chip Variation（OCV)

Variations 分为两种：

1. Globle Variations:

        这些是PVT Variations，取决于外部因素，如过程，电源电压和温度。芯片是成批制造的，因此会呈现出die之间的差异。有些表现为strong process (fast switching) 和 weak process (slow switching)。这些被称为芯片间（inter-chip）的variations。

2. Local Variations:

        Local Variations也是PVT的变化，但这些是芯片内部（intra-chip）的variations，称为OCV。

        Process:

        一个芯片中的所有晶体管不可能具有相同的工艺。由于掩模印刷、蚀刻等制造过程中的缺陷，通道长度、氧化物厚度、掺杂浓度、金属厚度等可能会发生变化。

        Voltage:

        到达电源引脚的电源电压对所有standard cell来说都不一样。电源网络都具有有限的电阻。考虑两个cell，一个放得近一些，另一个放得远一些，越远的单元 cell 的互连长度越大，它的电阻就越大，从而导致更高的IR Drop，从而降低到达cell的供电电压。由于电压较低，这个cell比放置较近的cell有更多的延迟。

        Temperature:

        芯片内的晶体管密度是不均匀的。芯片的某些区域具有更高的密度和更高的开关，从而产生更高的功耗。因此，这些区域的结温较高，形成局部热点。整个芯片温度的 Variation 会导致不同的延迟。

        如何在分析Timing时将这些 Variations 考虑在内? Derate

        由于 OCV，一些 cell 的延时可能比预期的快或慢。如果不考虑这些 Variations，结果可能是悲观的，并可能导致 setup 或 hold 违规。为了模拟这些 Variations，我们引入了derates。

        待续。。。