本文探讨了芯片设计中的Power Signoff流程，包括静态和动态功耗分析、Signal-EM分析以及静态IR/EM检查。重点介绍了动态功耗的计算、静态功耗中的电迁移分析，以及动态电压降和去耦电容的作用。文章还提到了关键工具如Cadence Voltus和ANSYS Redhawk，并强调了在低阈值电压和小型化工艺中，漏电功耗的重要性。
Power Analysis是芯片设计实现中极重要的一环，因为它直接关系到芯片的性能和可靠性。Power Analysis 需要Timing Analysis 产生包含频率、transition 等时序信息的 Timing File，也需要包含Net Capacitance和Resistance信息的SPEF文件，功耗分析工具根据timing file 和RC value计算功耗或者分析IR-Drop/EM。
在介绍数字后端Power Signoff Flow之前，先大概论述一下芯片的功耗构成和基本原理。芯片功耗主要分为Static Power （静态功耗）和Dynamic Power（动态功耗）两大类。动态功耗来自于芯片晶体管的开关翻转，它取决于芯片的时钟频率和switching activity。静态功耗是指芯片晶体管的LeakagePower（泄漏功耗）。
进一步细分，动态功耗可以分为Internal Power和Switching Power.
-
Switching power是由于芯片内instance 上的逻辑翻转对有效负载电容进行充放电所消耗的功耗。公式如下，其中，a是switching activity，f是clock frequency，Ceff是有效负载电容，Vdd是芯片电源电压。
- Internal power是由于晶体管信号传输的某一个瞬间，PMOS和NMOS会同时导通的短路电流消耗的功耗。对于更低阈值
最低0.47元/天 解锁文章
5442
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
