2,verilog仿真语法模版_延时

Delays

1.基本延迟语法（finite delay）

#<delay_value>;

2.电平触发延迟语法（wait for any signal transition）

@(<signal>);

3.下降沿触发延迟语法（wait for negative signal transition）

@(negedge <signal>);

4.上升沿触发延迟语法（wait for positive signal transition）

@(posedge <signal>);

5.条件信号延迟语法（wait for signal condition）

wait (<signal>==<value>);

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