如何查看fpga内部指定路径延时

在open implementation 之后用 netlist 界面找到对应的原理图，netlist界面可以多选

 找到想要分析的路径，并逐条记录路径的名字

 找到report--timing--report timng

 将路径的名字依次填写进去，搜索的时候打开 regurlar expression（正则表达式）和 ignore case（忽略大小写）会方便查找

注意顺序不能颠倒，靠前的路径先填写

注意from 或者 end point 必须为 IOPORT或者 CELL pins，如果用不到 from 和 end，可以空着

 设置好后，点击ok生成时序报告

点击path xx时序报告，在原理图查看是否是自己想要的路径，双击时序报告可以查看详细走线和器件delay，或者右键export to spreadsheet 保存

 如果不完全是自己指定的路径，则重复上面的步骤，修改from, through point, 和end points，直到完全符合自己指定路径为止

有时会报timing result are empty,说明设置错误，仔细查找是否是from或者end设置错误，或者through顺序错误

只有reg之类的的管脚能作为from或者end，net作为through，lut是无法加入路径的，

from和end也可以从原理图中选中后，右键report timing快速填写