CRC ,8b/10b,64b/66b,扰码，时钟恢复CDR

gaoxcv

已于 2024-06-11 19:18:05 修改

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文章标签： fpga开发

于 2023-07-28 18:11:05 首次发布

本文链接：https://blog.csdn.net/gaoxcv/article/details/131985141

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文章介绍了基于FPGA的CRC校验码生成器的Verilog实现，以及8b/10b编码用于负载均衡的技术。此外，还探讨了64b/66b编码中采用扰码实现负载均衡的方式。时钟数据恢复(CDR)的概念被提出，强调了DC平衡在时钟恢复中的作用以及PLL和CDR电路的特点。

摘要由CSDN通过智能技术生成

crc 参考：

基于FPGA的CRC校验码生成器_fpga crc 8bit校验_limanjihe的博客-CSDN博客

FPGA产生基于LFSR的伪随机数 - BitArt - 博客园

总结：有效数据的位宽是代码中的 i ，crc校验码宽度是 crc_temp 的位宽，生成多项式（反馈点）为公式中的异或

module CRC5_GEN(
    input           rst,
    input           clk,
    input     [3:0] data_in,
    input           d_valid, 
    output reg[4:0] crc
);

integer i;
reg feedback;
reg [4:0] crc_tmp;
always @(posedge clk or negedge rst)
begin
    if(!rst) 
        crc <= 5'b0;         
    else if(d_valid==1'b0)
        crc <= 5'b0;
    else
        crc <= crc_tmp;
end


always@( data_in or crc)
begin
    crc_tmp = crc;
    for(i=3; i>=0; i=i-1)
    begin
        feedback    = crc_tmp[4] ^ data_in[i];
        crc_tmp[4]  = crc_tmp[3];
        crc_tmp[3]  = crc_tmp[2];
        crc_tmp[2]  = crc_tmp[1] ^ feedback;
        crc_tmp[1]  = crc_tmp[0];
        crc_tmp[0]  = feedback;
    end
    
end

endmodule

8b/10b 编码：

目的是负载均衡，使每一个 8bit 数据都映射成一个 5bit 0 + 5 bit 1 的数据，8bit 有256种数据，而 10bit中5bit0/5bit1 一共可以表示 C(10,5) = 10! / 5! / 5! =252 种数据，基本可以完全映射

64b/66b 编码 + 扰码：

64B/66B编码技术_任成风的博客-CSDN博客

Verilog数字系统基础设计-扰码与解扰 - 码农教程

64b/66b 中多的 2bit 是无法像 8b/10b 一样，用 33bit 0 + 33bit 1的组合来表示2^64种情况，一一映射没有足够数量的组合形式。即无法用 2bit 的组合来均衡64bit的数据。

64b/66b 中多的 2bit 只是用来区分数据头，用的扰码的方法来实现了负载均衡，即用类似crc 的多项式将原始数据随机化，随机的数据理论上就是均衡的。随机化之后相同的原始数据在不同的时间得到的结果可能是不同的，结果与原始数据不是一一映射的关系，

解扰码只需要根据一个逻辑运算表达式（如果A^B=C，那么C^B=A，此处A为原始数据，B为扰码器的输出，C为扰码后的数据），逆向用相同的多项式和种子值依次解开即可

时钟数据恢复 CDR ：

深入浅出聊聊时钟恢复CDR_技术分析_技术方案_仪商网

Serdes串行发送和接收的具体实现

时钟恢复就像 pll锁相一样，但是数据会有连0连1的现象，不像 clk 是周期性的，导致反馈不是稳定的，不能在较短时间内锁住