革新科技CIDE-EDA：实验1 3-8译码器

一、实验前的准备
将北京革新创展科技有限公司GX-SOC/SOPC-CIDE实验箱主板上MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示为C1。

二、实验目的
1、熟悉利用QuartusII开发数字电路的基本流程和QuartusII软件的相关操作，
2、掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，利用JTAG/AS进行下载等基本操作。
3、了解VerilogHDL或原理图设计方法。
4、掌握基本组合逻辑的工作原理及设计思路。
5、熟悉北京革新创展科技有限公司GX-SOC/SOPC-CIDE综合创新开发实验平台硬件环境。

三、实验原理
本实验主要设计一个简单的3X8译码器。译码器是把输入的数码解出其对应的数码的器件，译码器有N个二进制选择线，那么最多可译码转换成2N个数据。当一个译码器有N条输入线及M条输出线时，则称为NXM的译码器。3X8译码器是依此而来的。其真值表如下：

输入 输出
A2A1A0 Y7Y6Y5Y4Y3Y2Y1Y0
000 11111110
001 11111101
010 11111011
011 11110111
100 11101111
101 11011111
110 10111111
111 01111111

四、实验内容
使用VerilogHDL语言设计译码器，输入和使能端由拨码开关控制，通过北京革新创展科技有限公司GX-SOC/SOPC-CIDE实验箱主板上LED显示灯来观察译码结果。

五、设计原理图

从图中可见，首先判断使能端口EN状态, 当起满足高电平时，判断三个输入端口A2、A1、A0的状态来决定决定八个输出的状态。输入EN和A需要独立可变的输入激励，所以最好选择开