革新科技CIDE-EDA：实验2 二－十进制译码器

实验2 二－十进制译码器
一、实验前的准备
将北京革新创展科技有限公司GX-SOC/SOPC-CIDE实验箱主板上MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示为C1。

二、实验目的
1、熟悉利用Quartus II开发数字电路的基本流程和Quartus II软件的相关操作，
2、掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，利用JTAG/AS进行下载等基本操作。
3、了解VerilogHDL语言设计或原理图设计方法。
4、掌握基本组合逻辑的工作原理及设计思路。
5、熟悉北京革新创展科技有限公司GX-SOC/SOPC-CIDE综合创新开发实验平台硬件环境。

三、实验原理
本实验主要设计一个基于GX-SOC/SOPC-CIDE平台二-十进制译码器。译码器是把输入的数码解出其对应的数码的器件，译码器有N个二进制选择线，那么对应译码转换输出为相应的十进制数据。本例设计输入为4位的二进制数值，输出为其相应的十进制数，其真值表如下：
输入A3A2A1A0 输出Y 输入A3A2A1A0 输出Y
0000 0 1000 8
0001 1 1001 9
0010 2 1010 10
0011 3 1011 11
0100 4 1100 12
0101 5 1101 13
0110 6 1110 14
0111 7 1111 15
四、实验内容
使用VerilogHDL语言设计二十进制译码器，输入和使能端由开关控制，通过北京革新创展科技有限公司GX-SOC/SOPC-CIDE综合创新开发实验平台LED显示灯来观察译码结果。
但是考虑到革新科技实验平台的资源，把输出的十位，个位分别用4位2进制数据表示，这样就可以利用LE