DRAM的信号完整性 .

DRAM的信号完整性

RAM的种类

目前D厂常用的是SDRAM、DDR、DDR2，DDR3还用不到。SRAM容量不能满足要求,成本又太高。

DRAM，每个内存单元更少的电路实现，内存单元基于电容器上贮存的电荷，典型的DRAM 单元使用一个电容器及一个或三个FET(场效应晶体管)制成。低成本、高密度，缺点：信息易丢失。

SRAM，每单元六个FET 器件。与DRAM 相比，SRAM 使用起来更简便，接口更容易，数据访问时间更快。

DRAM读取具有破坏性，也就是说，在读操作中会破坏内存单元行中的数据。因此，必需在该行上的读或写操作结束时，把行数据写回到同一行中。这一操作称为预充电，是行上的最后一项操作。必须完成这一操作之后，才能访问新的行，这一操作称为关闭打开的行。

 

DDR2 SDRAM 较DDR SDRAM 有多处改进。DDR2 SDRAM时钟速率更高，从而提高了内存数据速率。随着时钟速率提高，信号完整性对可靠运行内存变得越来越重要。随着时钟速率提高，电路板上的信号轨迹变成传输线，在信号线末端进行合理的布局和端接变得更加重要。

 

目前DRAM的信号带宽：

DDR SDRAM 数据速率内存时钟

DDR-266 266 Mb/s/ 针脚133 MHz

DDR-333 333 Mb/s/ 针脚166 MHz

DDR-400 400 Mb/s/ 针脚200 MHz

 

DDR2 SDRAM 数据速率内存时钟

DDR2-400 400 Mb/s/ 针脚200 MHz

DDR2-533 533 Mb/s/ 针脚266 MHz

DDR2-667 667 Mb/s/ 针脚333 MHz

DDR2-800 800 Mb/s/ 针脚400 MHz

DDR2-1066 1066 Mb/s/ 针脚533 MHz

 

DDR3 SDRAM 数据速率内存时钟

DDR3-800 800 Mb/s/ 针脚400 MHz

DDR3-1066 1066Mb/s/ 针脚533 MHz

DDR3-1333 1333Mb/s/ 针脚667 MHz

DDR3-1600 1600 Mb/s/ 针脚800 MHz

DDR3-1866 1866 Mb/s/ 针脚933 MHz

DDR3-2133 2133 Mb/s/ 针脚1066 MHz

 

 

DRAM的时钟和命令信号的端接相对简明，因为这些信号是单向的，并端接在电路板上。而数据信号和数据选通是双向的。内存控制器中心在写入操作中驱动这些信号，DDR2 SDRAM在读取操作中驱动这些信号。多个DDR2SDRAM 连接到同一个数据信号和数据选通上，进一步提高了复杂度。

通过提供ODT (芯片内端接)，并提供ODT 信号，实现片内端接，并能够使用DDR2 SDRAM 扩展模式寄存器对片内端接值编程(75 欧姆、150 欧姆等等)，DDR2SDRAM 改善了信号完整性。

经验表明，电阻器值只是变化几欧姆，就可能会给内存系统的可靠运行带来明显影响。

ODT示意图。

 

1.    DRAM信号完整性的重要性

DRAM信号完整性的重要性:决定整机的稳定性,保障DRAM的SI有一定的难度.

DRAM信号完整性有问题,首发症状为系统死机.还可能有功耗大发热、寿命降低等.

2.    何谓信号完整性？

   

3.    SDRAM信号完整性的关键项:

A.   电源、信号幅值.

上电和初始化时序

1. 对于上电和初始化来说，下列时序是必须的。

供电且保持CKE 低于0.2*VDDQ ， ODT*1 要处于低电平状态(所有的其余脚可以都没有定义.) 电源上升沿不可以有任何翻转,上升沿时间不能大于200mS;并且要求在电压上升沿过程中满足, VDD>VDDL>VDDQ且VDD-VDDQ<0.3 volts.

VDD, VDD和VDDQ必须由同一个电源芯片供电, 并且VTT 最大只能到0.95 V, 并且Vref 要时刻等于VDDQ/2，紧跟VDDQ变化。

2. 开始时钟信号并保持信号稳定.

3.在稳定电源和时钟(CK, /CK)之后至少200s, 然后发布NOP 或者取消选定命令 &拉高CKE.

4. 等待至少400ns然后发布预充电所有簇命令.在等待的400ns过程中要发布NOP或者取消选定命令.

5. 发布EMRS(2)命令. (EMRS(2) 命令, 需要将BA0拉低, 将BA1拉高.)

6. 发布EMRS(3) 命令. (为了发布EMRS(3)命令,将BA0和BA1拉高.)

7.发布EMRS命令以激活DLL. (为了发布"DLL激活" 命令,将A0拉低, BA0拉高并且将BA1-2和A13-A15置低.)

8. 发布MRS命令实现 “DLL复位”.(为了发布DLL 复位命令, 需要将A8拉高并使BA0-1为低)

9. 发布预充电所有簇命令。

10. 至少发布两次自动刷新命令.

11. 将A8拉低，发布模式寄存器设定命令（MRS）对芯片进行初始化操作. (也就是不对DLL复位，编程芯片的操作参数)

12.在第8步之后至少过200个时钟周期,执行OCD 校准( 片外驱动电阻调校).如果不使用OCD校准, EMRS OCD 校准模式结束命令(A9=A8=A7=0) 必须在EMRS OCD默认命令(A9=A8= A7=1)之后发布，用来设定EMRS的其它操作参数。

13. 现在， DDR2 SDRAM 就准备好可以进行普通的操作了。.

*1) 为了保证ODT关闭, VREF必须有效并且ODT脚必须拉低.

*2) 如果VDDL或VDD 的电平值在正常操作过程中人为改变, (例如e, 为了VDD 相交测试, 或者节省功率)

则必须执行“DLL 复位”.

怎样“计量”一个DRAM信号的质量，见下图：

 

B.   相位余量

理想的相位余量。

 

C.   相位稳定性、抖动。

 

D.   单调性

E.   输出阻抗、阻抗匹配。

DRAM的输出阻抗是多少？怎么判断？多片数据线并联怎么处理？

这种布线叫做Y型分枝，如果对特性阻抗有严格的要求，处理这种走线要特别小心：两条并联50欧的走线与电阻并联是一样的，相当于一条25欧的走线，如果驱动端是50欧的，从该分枝处“看到”的是25欧，在这一点会形成反射。正确的处理，参照图B，分枝设计成100欧；参照图C，让分枝位置非常靠近驱动端，以便让阻抗不连续发生在关键长度内，这样阻抗不连续的影响就不重要了。

F．传播时间

使用蛇形线，补偿匹配传播时间。

 

5．DRAM信号完整性的检测验证方法手段。

A.    确认信号的幅值？

B.    确认输出阻抗？

C.    确认相位余量？

6．基本测试工具。

A．  示波器的带宽？

B．  示波器探头的种类和带宽？

  

示波器的的探头是需要每个通道“认领”一根，校正好它后，做好标识。

上图是示波器的两个通道,同样的探头测试同一个信号,由于探头没有准确的调谐匹配,显示的波形有很大的差异,可见探头针对每个通道准匹配后,才能够准确标定信号的质量.

C．  逻辑分析仪的应用。

高频逻辑分析仪探头。

   高频逻辑分析仪,主要用于测量信号的时序和相位余量,为了提高测量的保真度,使用特别设计的探头.

 

电子书DRAM信号异常的例子，见下图：