JESD79-4 第5章 片上终结电阻ODT（5.4-5.6）

5.4 异步ODT模式

在DDL被禁用的状态下（MR1.A0=0），使用异步的ODT模式。在异步ODT模式中，DRAM内部的ODT命令不会被AL所延迟，也不会与外部ODT信号相关联（RTT_NOM）。此模式中的时间参数有tAONAS.min/.max, tAOFAS.min/.max。
tAONAS.min为最小RTT_NOM打开时间，时间终点为设备的终结电阻控制电路离开RTT_PARK并开始改变ODT阻值开始；tAONAS.max为最大RTT_NOM打开时间，时间终点为设备的终结电阻阻值到达RTT_NOM。这两个时间参数都是在ODT信号采样为高电平时所测量的。
tAOFAS.min为最小的RTT_NOM关闭时间，时间终点为终结电阻阻值开始离开RTT_NOM时， tAOFAS.max为最大的RTT_NOM关闭时间，时间终点为终结电阻阻值到达RTT_PARK时。这两个时间参数都是在ODT信号采样为低电平时所测量。

5.5 在断电模式下的ODT缓冲禁用

DDR4 SDRAM可通过MR5.A5来使能ODT输入缓冲禁用模式，一旦此功能开启，那么在断电模式下，DRAM就不会开启终结电阻RTT_NOM。考虑到在禁用ODT输入缓冲与阻塞采样输出时CKE信号在DRAM的内部会有延迟，所以控制器需要在进入断电模式时持续的驱动ODT信号为高电平或低电平。ODT信号可在tCPDED.min时间后浮空。在此模式下，当CKE采样为低电平之后，DRAM将不会根据ODT采样值来将终结电阻阻值设为RTT_NOM。在PDE命令之后，tANPD=WL-1。

当退出断电模式时，伴随着CKE为高电平，ODT信号必须在tXP时间内重新驱动并保持低电平。

5.6 ODT时序定义

与时序测量不同，ODT时序参考负载 如下图所示：

5.6.1 ODT时序定义