FPGA
文章平均质量分 54
IT小男孩
这个作者很懒,什么都没留下…
展开
-
FPGA中USB-blaster使用顺序
USB Blaster 下载器的使用,有一定的顺序转载 2017-02-06 12:07:36 · 4972 阅读 · 0 评论 -
FPGA 关于错误(10200)
Error (10200): Verilog HDL Conditional Statement error at delay.v(23): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the alwa原创 2017-03-16 15:13:53 · 16388 阅读 · 2 评论 -
在Quartus II 13.1里RTL视图问题
在Quartus II 13.1里RTL视图问题原创 2017-04-15 15:29:36 · 9368 阅读 · 2 评论 -
FPGA 学习之路(八)深入理解状态机
状态机定义及分类什么是状态机:状态机通过不同的状态迁移来完成特定的逻辑操作(时序操作)状态机的分类:Moore型状态机和Mealy型状态机Moore型:状态机的变化只与当前的状态有关 Mealy型:状态机的变化不仅与当前的状态有关,还与输入有关如何创建状态机:状态机的创建可以分为一段式,两段式和三段式:一段式:所有的状态变化以及导致的输出变化都写在了一个always快中。在该...原创 2017-01-28 22:47:52 · 8807 阅读 · 1 评论 -
Verilog中`define、parameter、localparam三者的区别及举例
1、概述 define:作用 -> 常用于定义常量可以跨模块、跨文件; 范围 -> 整个工程; parameter: 作用 -> 常用于模块间参数传递; 范围 -> 本module内有效的定义;原创 2018-01-12 19:05:25 · 7005 阅读 · 0 评论 -
如何提高FPGA敲代码的速度?
此篇转自http://dengkanwen.com/438.html转载 2018-01-12 22:04:36 · 1077 阅读 · 0 评论 -
SDRAM容量的计算方法
本文转载自http://blog.csdn.net/u010661782/article/details/49020699当我在看有关SDRAM的芯片手册的时候,我一直在想这样一个问题:SDRAM的容量它究竟是如何计算的呢?经过查找网上的各种资料,最后在这里给大伙分享一下我的总结!就以我的开发板的SDRAM的芯片手册的型号:h57v2562gtr60c为例。通过查看我的h57v2562gt转载 2018-01-13 11:13:54 · 1788 阅读 · 0 评论 -
SDRAM基础知识
SDRAM介绍 SDRAM(Synchronous Dynamic Random Access Memory),同步动态随机存储器。同步是指 Memory工作需要同步时钟,内部的命令的发送与数据的传输都以它为基准;动态是指存储阵列需要不断的刷新来保证存储的数据不丢失,因为SDRAM中存储数据是通过电容来工作的,大家知道电容在自然放置状态是会有放电的,如果电放完了,也就意味着SDRAM中的数原创 2018-01-23 23:05:56 · 4118 阅读 · 1 评论 -
SDRAM控制器操作时序
此为学习http://dengkanwen.com/137.html整理的笔记,侵删!SDRAM工作原理内部的状态跳转图我们所需关注的几个地方:1)粗黑线表示在该状态下会自动跳转到另一个状态,细黑线表示需要给命令才会跳转。2)我们重点关注的几个地方:IDLE 状态到WRITE 状态: 1) 在IDLE 状态需要先给ACT 命令激活某一行,此时处于Row原创 2018-01-29 21:40:42 · 4564 阅读 · 0 评论 -
FPGA 学习笔记(十三)modelsim自动化仿真环境
搭建基于Modelsim的自动化仿真我们之前通常进行Modelsim界面操作,这样会很费时很麻烦。这里我们介绍一种快捷的方法,通过do文件快速搭建仿真环境,实现更高效的仿真过程。我们只需将sim.do中的代码写好,然后点击一下modelsim_run.bat文件,即可完成所有仿真过程。批处理文件modelsim_run.bat只需要双击批处理文件modelsim_run.bat原创 2018-01-30 15:58:27 · 1922 阅读 · 1 评论 -
IIC通信协议
IIC 通信协议I2C(IIC,Inter-Integrated Circuit),数据线SDA(data)和时钟SCL(clock)构成的串行总线,双向传送。高速IIC总线一般可达400kbps以上。IIC是半双工通信方式。时序图主机:起始信号—–>第一位——>第二位———> …….. ——–>第八位———> 等待应答信号—...原创 2018-02-21 20:44:32 · 3207 阅读 · 0 评论 -
FPGA中的锁存器
锁存器的定义: 锁存器在数据未锁存时,输出端的信号随输入信号变化,就像信号通过一个缓冲器,一旦锁存信号有效,则数据被锁存,输入信号不起作用。锁存器与寄存器的区别: 两者都是基本存储单元,单锁存器是电平触发的存储器,触发器是边沿触发的存储器。本质是,两者的基本功能是一样的,都可以存储数据。意思是说一个是组合逻辑的,一个是在时序电路中用的,时钟出发的。锁存器的危害:1、对毛...原创 2018-03-05 16:21:39 · 4044 阅读 · 0 评论 -
FPGA 学习笔记(十二) 如何用串口发送32位数据?
在笔者之前所用的串口中,串口一次只能发送数据为8位,这跟串口通信的协议方式有关系。而最近笔者的项目中需要用到一次发送32位的数据。笔者最开始想到的是32位数据发送4次。 为了不改动原来的串口通信协议驱动,笔者设计了如下发送方式: 设计四个状态state,每个状态发送8位数据,发送完毕使能信号txd_flag送给state加一继续发送下一组8位数据,依次将32位数据发送完毕;always...原创 2017-03-16 15:24:40 · 13572 阅读 · 20 评论 -
QuartusII 问题总结
QuartusII 问题总结使用原创 2017-03-16 17:40:11 · 2896 阅读 · 0 评论 -
FPGA 学习笔记(十一) VGA驱动的实现
基于FPGA的VGA驱动实现原创 2017-02-15 20:42:34 · 15171 阅读 · 3 评论 -
带PLL的全局时钟管理模块
模块设计转载 2017-02-06 22:48:53 · 1811 阅读 · 0 评论 -
FPGA 学习之路(二) 管脚锁定的两种方法
FPGA管教锁定原创 2017-02-07 12:11:22 · 11205 阅读 · 0 评论 -
FPGA 学习笔记 (十) PLL核的定制
通常我们板子上所带的系统时钟是50Mhz,如果我们需要更高的频率就需要使用pll核,通过锁相环将频率倍频到更高的频率。原创 2017-02-07 15:27:45 · 3830 阅读 · 0 评论 -
FPGA 学习之路(三) FPGA的固化方法
FPGA的固化方法原创 2016-12-28 21:59:41 · 5486 阅读 · 0 评论 -
FPGA 学习之路(一)EDA软件设计流程
以QuartusII13.0EDA软件为例,介绍原理图输入及本文输入的EDA设计流程。原创 2016-10-28 17:00:40 · 9683 阅读 · 0 评论 -
FPGA 学习之路(五)边沿检测技术
通过边沿采样技术实现上升沿捕获进而实现外部信号的上升沿触发。边沿检测电路的实现方法。原创 2017-01-22 12:13:02 · 9396 阅读 · 1 评论 -
关于modesim仿真更改工程路径之后编译出错
modesim仿真遇到的问题原创 2017-01-26 21:55:45 · 2568 阅读 · 0 评论 -
FPGA 学习之路(四) modesim仿真方法
modesim仿真方法原创 2016-12-29 21:36:53 · 8189 阅读 · 0 评论 -
FPGA 学习之路(六)任意分频技术
基于DDS原理的任意分频技术设计方法原创 2017-01-28 15:36:11 · 9505 阅读 · 2 评论 -
FPGA 学习之路 (七) UART串口设计
UART串口通信协议的Verilog实现原创 2017-01-28 20:46:11 · 25208 阅读 · 0 评论 -
FPGA 学习之路(九)SPI协议通信
SPI是同步串行通信接口设计原创 2017-01-30 20:48:12 · 25342 阅读 · 0 评论 -
时序电路的竞争与冒险
时序电路的竞争与冒险时序电路中主要存在以下两种竞争与冒险: 1)clk上升沿和rst_n下降沿同时到达:对于D触发器来说,rst_n信号的优先级高于clk信号的优先级。 2)clk上升沿和rst_n上升沿同时到达:容易造成竞争与冒险。3)异步时钟的处理:最简单的方案是使用主时钟去打一拍,实现信号的同步化。异步复位,同步释放机制异步复位:module test( ...原创 2018-03-05 18:31:49 · 4038 阅读 · 0 评论