在VIVADO下使用ILA（逻辑分析仪）引发的深思

最新推荐文章于 2025-11-04 20:25:31 发布
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#VIVADO #ILA

本文分享了一次使用ILA和示波器验证时钟同步芯片CDCE72010输出时钟的实践经历。作者最初尝试通过ILA捕获491.52MHz时钟信号进行验证，却误读了周期性高电平现象。在深入探究后发现，ILA的读数受输入时钟稳定性影响，而示波器则能更准确地反映实际时钟信号，揭示了小频偏导致的问题。

最近在配置一款时钟同步芯片(CDCE72010)，具体通过配置内部寄存器来输出不同频率的时钟。这块芯片有一个时钟输入(491.52MHz)，它的一路输出时钟是输入时钟的二分频，也就是(245.76MHz)。这一路输出是给FPGA的，所以我打算通过在FPGA内部产生一个491.52MHz的时钟作为ILA的采样时钟来抓取这一路输出时钟，以验证配置寄存器是否成功。

但是万万没想到，在ILA上观察，每次都会出现周期性高电平，于是我去看寄存器说明书，想找到问题的原因，但是怎么试都无济于事，所以我只好去TI论坛求救。
在这里插入图片描述
我刚开始觉得这个大哥说的没道理，于是我又是去看说明书又是找老师又是改寄存器，但怎么都没用！！！上火！！！

冷静了几天，我发现一个东西！！！
在这里插入图片描述
然后我把时钟通过测试引脚接出来拿示波器看了看，根本就没有周期高电平！！！

一点小小的频偏引发的血案！！！感谢那位大哥！！！

ps：就算PLL分出来的时钟是491.52MHz，也不能通过ILA来否定什么，因为输入时钟也不一定稳定。还是得看示波器。

Vivado ILA IP的使用
luoai_2666的博客
06-03 6046
打开ip核 配置ila核，主要配置4个地方：1.组件的名字，2. 需要抓取的信号的个数，3. 抓取的信号的深度（采样深度就是采样点数）4.所抓取的信号的宽度 3. 例化ip核 ILA核的clk信号需要连接到需要观察信号的相应时钟域，在一个RTL设计中是可以添加多个ILA核的，用于观察不同时钟域的信号。 4. 配置引脚 输入数据引脚如何配？ 在扩展接口里找一个，如M12 5. Trigger and Capture 触发是决定什么时候采，捕捉是决定采集的点要满足什么条件。 6. 观测窗口 （1）自.
Vivado2019.1调试（ILA抓取跨时钟域信号波形问题总结）
weixin_60381535的博客
08-28 7871
（1）两个ILA时钟CLKA和CLKB分别为跨时钟域的两个快慢时钟，通过（Mark Debug+Set Up Debug）方式添加的信号会自动连接到相应的时钟信号.（2）DeBug Hub时钟为ILA时钟和JTAG时钟的中间连接部分，三者时钟关系需要满足要求。（3）DeBug Hub时钟在通过。
三、ILA逻辑分析仪抓取及查看波形
最新发布
XY_1647958204的博客
11-04 955
FPGA测试过程中可能会遇到一些信号状态定位困难的问题，有时候仿真并不能找出问题所在，尤其是使用Xilinx IP的设计。针对这种情况我们可以使用Vivado工具内置的ILA（在线逻辑分析仪），先在版本里插入逻辑分析仪，然后将测试机与单板通过JTAG接口连接，通过Vivado软件和串口操作进行波形抓取，定位问题所在。
Xlinx ILA 使用
m0_37796894的博客
09-13 2864
Xilinx ILA 使用教程1、调试代码(点灯程序)2、ILA IP 创建以及使用2.1、添加ILA IP2.2、ILA IP 官方文档的查看2.3、ILA 界面简介2.3.1、General Options 界面2.3.2、Probe_ Ports 界面 1、调试代码(点灯程序) module led_top(sys_clk, sys_rst_n, led); input sys_clk; // 系统时钟100MHz input
vivado IP核：ILA、时钟、RAM、FIFO
weixin_47563272的博客
11-23 3462
vivado IP核：ILA、时钟、RAM、FIFO
vivado调试核ILA使用技巧
qq_43557686的博客
11-22 3970
ILA（Integrated Logic Analyzer）IP Core 是 vivado 的调试核，具体如何创建、调用不详说了。这里主要记录一个 ILA 的使用技巧，可以大大提高调试效率。
[VIVADO] 集成逻辑分析仪(ILA)的4种使用方法
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杰克拉力船长个人博客
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Vivado的集成逻辑分析仪ILA 在有sdk 下的应用入门
曾立文的博客
02-17 3559
我在前面有2篇Vivado 下的集成逻辑分析仪ILA: Vivado下的集成逻辑分析仪ILA 入门 Vivado下集成逻辑分析仪ILA入门续 但没有介绍有sdk 的情况下怎么用，当时也没用过，前几天我觉得有这需要，就找了一篇文章学习，然后做了这个实验。 参考文章是：https://www.realdigital.org/doc/c4d57104000339a55b764e5e5f21e28...
Vivado下ILA使用指南.docx
05-11
Vivado中的ILA（Integrated Logic Analyzer）是一种强大的DEBUG-IP，它充当了片上逻辑分析仪的角色，使得设计者能够捕获和分析RTL设计中关键信号的实时波形，从而帮助定位和解决设计问题。本指南将以一个简单的...
Vivado下集成逻辑分析仪ILA入门续
曾立文的博客
11-09 1万+
在 Vivado下集成逻辑分析仪ILA入门 一文中带着读者走了一遍集成逻辑分析仪ILA的使用过程。当时通过Set up Debug 添加需要监控的点，间接添加了ILA， 本文介绍另外一种方法，直接添加逻辑分析仪ILA 的 IP。 这其实是我最开始看到和学习的方法，但没有做成。写完上篇文章后，反过来再看一遍，做成了实验。这个方法是 Miz702 Zynq开发教程里的学习到的。ug908-里
掌握vivado集成逻辑分析仪ILA与FPGA信号分析
资源摘要信息:"本文将详细介绍如何使用Vivado集成开发环境中的集成逻辑分析仪ILA（Integrated Logic Analyzer），它是一种用于分析和调试FPGA内部信号的强大工具。读者将学习到ILA的基本概念、工作原理以及如何在...
ila采集时钟波形，引发的关于时序的思考
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12-01 1万+
声明 本人经验之谈，仅供参考。 文章目录声明引言ila的时钟频率dubug_hub时钟频率和ila_core时钟频率的关系dubug_hub的时钟频率和JTAG时钟频率的关系ila时钟频率和被采样时钟频率时钟路径时序报告分析 引言 一般来说，我们是不用ila去查看时钟波形的。这会带来时序上的困难。但是在Debug时，我们可能需要判断FPGA内部的某个时钟信号有没有正常工作。在不增加输出管脚的情况下，还是用ila比较方便。 这里分析一下，ila抓取时钟波形需要注意的地方和对时序路径的一些分析。 ila的时钟频
vivado-ila调试之时钟问题
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11-15 1万+
参考文章 https://blog.csdn.net/weixin_33909059/article/details/93446444 要验证的问题 验证jtag的时钟频率与ila内部输入的时钟之间的关系。 验证方法 jtag的时钟，我们采用的系统的工程是LED的流水灯的设计实验。 工程代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Co
xilinx基础篇Ⅱ（9）Prj5 ILA的使用
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12-04 3308
本例使用PLL产生多个时钟，通过ila观察所产生的各时钟频率是否符合设计； 仿真是理想化的模型，将程序加载到IC中通过ila监测实际状况会更贴切实际应用。 这里使用时钟信号完成ila监测试验，除了“懒”，还有常犯的错——飚车虽然嗨，超速总被拍... 1.设置PLL输出的多时钟 Vivado的官方IP查找操作一致，此处忽略， 通过PLL生成多个不同频率时钟，各时钟概况如下： 2.ILA配置 3.ILA接入电路 // // clk_gen.v // ...
FPGA：vivado调试过程中ila使用和时钟域技巧
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04-05 9291
学习fpga，从Verilog学习，到程序编写，到行为仿真测试文件编写，随着FPGA学习的深入和程序不断编写，测试，最终需要进入到板级调试过程。 在这个过程中需要生成bit流文件，下载到fpga板卡中，通过查看通过ila标记的信号来验证程序在板卡中运行是否正确，才达到了最终的实验结果。这里面使用触发和抓取两个过程来进行数据的分析和观察。 技巧：此技巧，可以理解为调试技巧，也是编程技巧，就是所有的都在一个时钟域中，简单理解时钟域，就是在always@（）中的时钟信号。 如 其中的clk_50m就是时钟域
VIVADO-ILA调试相关注意事项（持续记录...）
wpf的博客
08-23 2809
个人记录调试
vivado之ila时钟问题
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08-09 8251
ila时钟建议采用同一个晶振时钟(free running)，JTAG时钟需要小于该时钟
关于 【vivado ila debug时 高级触发的使用】之 改变ILA采样频率
qq_34895681的博客
02-08 6019
在工程中定义一个触发条件寄存器，在ILA高级设置中将此寄存器作为附加的触发条件，则可利用此触发条件实现对采样频率的分频，即如果该触发条件100个系统时钟拉高一次，则实现了采样频率的100分频， 再加上VIO的配合，则可以实现对ILA采样时钟的整数倍分频。这种方法一劳永逸，可随意切换ILA的采样频率，以达到想到的Debug结果，在工程调试中能起到事半功倍效果。调试过程中，对debug工具的熟悉会使得调试过程更有效率。如有错误和疑问的地方欢迎留言交流，共同进步。
Vivado ILA使用
asfgj123的博客
07-03 1141
ILA的时钟频率需大于调试界面中频率的2.5倍。
vivado ila时钟
08-13
在 Vivado 中使用 ILA（Integrated Logic Analyzer）时，遇到时钟配置相关问题是一种常见情况，特别是在 ILA 无法正常启动或捕获信号的情况下。ILA 依赖于一个有效的时钟源来驱动其采样逻辑，若时钟配置不当，可能导致 ILA 无法正常工作。 ILA 的时钟源通常来自 PL（Programmable Logic）部分的时钟网络，例如由 PLL、BUFG 或直接从设计中某个时钟域引入。在某些情况下，ILA 的时钟可能依赖于 PS（Processing System）部分的时钟，或者通过 AXI 接口与 PS 通信时同步于某个特定的系统时钟 [^1]。 如果 ILA 无法正常启动，可能的原因包括： 1. **时钟未正确连接或驱动**：ILA 的时钟输入端口（clk）必须连接到一个有效的时钟信号。若该信号未正确连接或未在设计中被驱动，ILA 将无法运行。例如，若 ILA 使用的是 AD9361 的 RX_CLK 作为驱动时钟，而该时钟未被正确引入或未在 PL 内部进行缓冲（如使用 BUFG），则可能导致时钟信号不稳定或无效 [^1]。 2. **时钟域跨域问题**：如果 ILA 捕获的信号与 ILA 的采样时钟不在同一个时钟域，可能导致采样不稳定或无法正确捕获信号。此时应确保 ILA 的时钟与其所监控的信号处于相同的时钟域，或者使用适当的同步机制（如 FIFO 或双触发器同步电路）来避免跨时钟域采样问题。 3. **ILA 配置错误**：在 Vivado 中配置 ILA 核时，需要确保时钟设置与设计中实际使用的时钟匹配。例如，在 IP 配置界面中应正确指定 ILA 使用的时钟域，以及是否启用异步复位等选项。 4. **SDK 与硬件时钟初始化问题**：在某些情况下，ILA 的时钟可能依赖于 PS 部分的时钟配置。例如，若 PS 通过 AXI 接口控制 PL 的时钟配置（如动态频率调整），而 SDK 中的 BSP（Board Support Package）未正确初始化或运行，则可能导致 PL 的时钟未被正确使能，从而影响 ILA 的运行 [^1]。 为排查 ILA 的时钟问题，可以采取以下措施： - 使用 Vivado 的“Open Implemented Design”功能，检查 ILA 的 clk 输入是否被正确连接，并查看其是否绑定到有效的 BUFG 或 PLL 输出。 - 在硬件调试阶段，使用板级时钟测量工具（如示波器）确认目标时钟信号是否正常输出。 - 若 ILA 依赖于 PS 控制的时钟，可在 SDK 中添加调试代码以检查时钟是否被正确初始化。例如，可以通过读取相关寄存器确认时钟使能位是否被置位。 - 若怀疑问题出在 HDF 文件（硬件描述文件），可尝试重新生成 HDF 文件并重新导入 SDK，确保所有时钟配置信息被正确传递 [^1]。 ### 示例：ILA 时钟连接代码片段（Verilog） 以下是一个典型的 ILA 实例化代码片段，展示了如何将 ILA 连接到设计中的时钟信号： ```verilog ila_0 your_instance_name ( .clk(pl_clk), // 连接到 PL 的主时钟 .probe0(your_signal_0), // 被监控的信号 0 .probe1(your_signal_1) // 被监控的信号 1 ); ``` 在上述代码中，`pl_clk` 应为设计中已正确驱动的时钟信号，例如通过 BUFG 引入的全局时钟。 ---
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