提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档 FPGA经验谈系列文章——静态时序分析(一) 前言 时序分析内容 总结 前言 静态时序分析是一个理论比较深的专题,曾经也是困扰我很久。而且里面的东西都是看了忘,忘了看。而且静态时序分析是很容易出现在面试题中的一个知识点。 这里我找到了很早以前altera的一份培训资料,写的很好,照着他的PPT一边展示一边注释,以便于加深理解 时序分析内容 如何进行时序验证? 一般来说,我们仿真是只进行功能仿真的,而功能仿真是不带时序相关信息的。因此FPGA IDE工具的静态时序分析报告非常重要,我们的设计时序是否健壮,完全通过该报告来判断,时序无违例