FPGA开发技巧备忘录——verilog系统函数做数学运算

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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前言

Verilog中的数学函数可以模拟C代码中的浮点运算，以前一直没怎么重视这个，现在觉得对于仿真FPGA和ARM相互配合运算的场景非常有用。以前还一直傻傻不清楚如何才能对这些中间的浮点运算进行验证，有了这些函数，verilog的仿真结果就可以和matlab模型的计算过程完全一致了。

$clog2

Interger result;
Result = $clog2(n);

系统函数$clog2将返回参数以2为底的对数的上限。参数可以是整数或任意大小的向量值。参数将被视为无符号值，参数值为0的结果。
这个系统函数可以用来计算为给定大小的内存寻址所需的最小地址宽度或给定数量的状态所需的最小向量的宽度。

这个函数很方便，可以给定数值的最大值，自动计算出变量的宽度。对于模块参数化以及复用非常有帮助

Real math functions

下表中的系统函数输入实数参数冰返回实数结果。它们的行为与相同的C语言标准数学库函数相匹配。

对于我目前接触到的一些应用来说，我比较关注于：
1、$ log10
2 、$ tan
3 、$ tan2
4 、$ hypot
这几个函数。

$random 随机数

（1）产生随机整数
Num = $random%b,其中b为十进制整数
则num为范围在-(b-1):(b-1)中的随机数

（2）产生随机正整数
Num = {$random}%b
其中，b为十进制整数，则num为范围在0:(b-1)中的随机数

TB激励

`timescale 1ns / 1ps

module demo_tb;

reg         w_fpga_clk = 0;   
reg         w_rst_n = 0;   

                      

reg [9:0]counter= 0 ;

reg [31:0]para_a= 0 ;
reg [31:0]para_b= 0 ;

reg signed [31:0]ramdom1 = 0;
reg signed [31:0]ramdom2 = 0;

always @(posedge w_fpga_clk)
begin
    counter <= counter + 1;
    ramdom1 <= $random%100;
    ramdom2 <= {$random}%100;
    
end





always @(posedge w_fpga_clk)
begin
    para_a <= para_a + ramdom1;
    para_b <= para_b + ramdom2;
end

real power;
real atan2;
reg [31:0]lat_para_a;
reg [31:0]lat_para_b;
real log10;
reg signed[31:0] atan2_reg;
always @(posedge w_fpga_clk)
begin
    if(counter == 1023)
    begin
        lat_para_a <= para_a;
        lat_para_b <= para_b;
        power <= $hypot(para_a,para_b);
        atan2 <= $atan2(lat_para_a,lat_para_b);
        log10 <= $log10(lat_para_a);
        //atan2_reg <= $atan2(lat_para_a,lat_para_b) * 171.79869184;
        //atan2_reg <= -1.55;
        $display("$log10(%0.3f) = %0.3f",lat_para_a,$log10(lat_para_a));
        
    end
end



initial begin 
    w_rst_n = 0;   
    #1000;    
    w_rst_n = 1;   
end

always #5  w_fpga_clk =~w_fpga_clk;


endmodule

注意：
1、如果定义为real变量，则在modelsim中可以显示为浮点数
2、如果real变量赋值给reg，会将小数部分四舍五入

也就是说在tb中我们可以模拟处理器做浮点运算了,为啥这么晚才后知后觉呢