modelsim遇到的问题

modelsim遇到的问题

1. Q: 在`timescale处提示错误：** Error: 路径v(1): near “'t”: Illegal base specifier in numeric constant.

   A: timescale左上角的一点是数字键1的左边那个键的点，而不是单引号的点。

2. Q: Error: D:\modelsim\examples\work\FSM\FSM_test.v(14): (vlog-2110) Illegal reference to net “flag_101”.

   A:忘记注意Wire 和 Reg 的区别，如果用always、initial语句块变量的声明就要用 Reg 而 不能用 Wire， 组合逻辑电路可以用 Wire。

3. Q: Compile all成功后仍出现Error loading design

   A: top文件的输出，在test文件被错误初始化，并改为reg型变量，实则多此一举

4. Q: modelsim的start simulate灰色

   A: 把上一次仿真时间设得太长，还没结束（难怪风扇一直在转），点击break停止即可

5. Q: 仿真不出波形，Wave显示“No data”

   A: 检查了一下，发现top文件名和模块名不一致，改过来就好了

6. Q: 排除“寄存器没有赋初值”，modelsim波形依然显示no data(全X)

   A: 忘记点击run了

7. Q: modelsim仿真添加中间信号波形的方法

   A: 首先在instance中找到所需的信号，将其add to wave.此时wave显示的是no data。
   然后点击simulate->restart->ok,再simulate->run->run all,即可得到新的仿真波形。

8. Q: 开始显示always有误，删掉之后结果显示[HDL 9-806] Syntax error near “endmodule”. [“C:/Users/Y/Desktop/log2/log2.v”:14]

   A: 因为使用function但是最后忘记加endfunction【以及记住 for循环括号里应该是；否则里面时候用的<或>会报错】

9. [USF-XSim-62] ‘elaborate’ step failed with error(s). Please check the Tcl console output or ‘C:/Users/Y/Desktop/vivado project/project_7/project_7.sim/sim_1/behav/xsim/elaborate.log’ file for more information.

   A: 重新将结果赋值的部分添加了always块，加上了clk ，改成时序逻辑电路

10. Error: non-net port data_in cannot be of mode input

A: 输入端口（input [17 : 0] data_in; ）不能使用reg数据类型