modelsim 仿真 output no data原因探究

FPGA Verilog 相当于“Hello world"的一段入门代码：

module test(clk,a);
input clk;
output a;
reg [8:0]a;
always@(posedge clk)
begin
a <= a +1'b1;
end

endmodule

仿真TestBench 代码：

`timescale 1 ns/ 1 ps
module test_vlg_vec_tst();

reg clk;                                        
wire [8:0]  a;

always #10 clk=~clk;

initial
begin
  clk = 0;
  #120 $stop;

end            
test i1 (
.clk(clk),
.a(a)
);
endmodule

仿真界面， output a 是没有数据的，显示一串xxxxx.

 原因是变量a在初始化时没有被赋值，代码修改为:

module test(clk,rst,a);
input clk;
input rst;
output a;
reg [8:0]a;

always@(posedge clk or negedge rst)
begin