Verilog 位拼接运算符{}语法要点总结

Verilog位拼接运算符{}语法回顾

verilog中{}运算符用于“拼接”多个变量或者常量，基本用法如下：
1、变量的拼接

wire a[3:0], b[4:0];
wire c[7:0];
assign c = {a, b};

上面代码的执行结果如下图所示：

2、变量与常量的拼接

wire b[4:0];
wire c[7:0];
assign c = {3’d5, b};

注意上面的常数5必须指明位宽，否则将出错。
例如，不能试图通过下面的语法把w初始化为8‘b1111_1111，

wire w[7:0];
assign w = {8{1}};

而应该写作：

wire w[7:0];
assign w = {8{1'b1}};

3、变量或者常量的重复（扩展）与拼接

wire a[31:0], b[4:0];
wire c[7:0], d[7:0];
assign a = { {2{b}}, c, d };
assign c = {2{4’d5}};
assign d = {4{b}};

注意：如下写法的语法是错误的，2{b}必须用{}括起来再参与拼接。

assign a = { 2{b}, c, d };

4、用作字节序的交换

wire a[31:0], b[31:0];
assign a = {b[7:0], b[8:15], b[16:23], b[24:31]};

通常在大端模式和小端模式的处理器之间交互数据会需要字节序的交换。

5、位填充，把8位的有符号数扩展为32位

wire in[7:0];
wire out[31:0];
	assign out = { {24{in[7]}}, in };

要点总结

1、拼接中使用的常数建议必须指明位宽，否则可能出现问题。
2、拼接可以嵌套，但是嵌套的部分需要注意语法书写的细节(前述第三点)。
3、可以使用类似{n{reg}}的方式填充重复的reg，其中n为重复的次数。