verilog基础运算——拼接运算、全加器、阻塞与非阻塞、D触发器、移位寄存器、8-3编码器、3-8解码器等

已于 2022-09-04 14:24:32 修改
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分类专栏： FPGA基础、modelsim仿真 FPGA笔试题目总结 文章标签： verilog fpga开发 硬件
于 2021-03-30 09:42:50 首次发布
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verilog基础运算与FPGA中LUT的理解

1、verilog位拼接运算符

位拼接运算符定义和tb仿真

  • 在Verilog HDL语言有一个特殊的运算符：位拼接运算符 {}，它可以把两个或多个信号的某些位拼接起来进行运算操作。

如下是位拼接运算的例子以及tb仿真：

 module Example_Operation(a,b,f11,f22);
 
	    input  [3:0]         a     ;
	    input  [3:0]         b     ;
	    output [7:0]        f11     ;
	    output [5:0]        f22     ;
	    
  assign f11 = {a , b};   //拼接a和b,a和b位宽均为4，f11位宽为8
  assign f22 = {2'd2{b}}; //拼接b低2位
  
endmodule

testbench测试：

`timescale 1ns/1ps //时间精度
`define Clock 20 //时间周期

module Example_Operation_tb;
//端口
		reg [3:0] a,b; 

		wire [7:0] f11; 
		wire [5:0] f22; 

Example_Operation u2 (
            .a(a),
			.b(b),
			.f11(f11) ,
			.f22(f22)
);

initial begin
        a=0000;b=0000;
        #(`Clock*20);
  		a=0001;b=1000;
		#(`Clock*20);
  		a=1000;b=0101;
		#(`Clock*20);
  		a=1010;b=1001;
		#(`Clock*20);
  		a=1011;b=1111;
end
endmodule

在这里插入图片描述
由图可以看出，f22是拼接b低2位，将b低2位作为高位，后面拼接b

2、三人表决器

确定输入输出以及真值表

根据真值表写出输出表达式

根据表达式得到逻辑电路图

  • 三个输入，可分别设为a，b，c，输出设为 I

  • 写真值表：

abcI
0000
0010
0100
0111
1000
1011
1101
1111

-根据真值表写出输出表达式:
在这里插入图片描述
化简：
在这里插入图片描述

-得到逻辑电路：
在这里插入图片描述

module Example_Structure(a,b,c,l);
 
    input a,b,c;
	output l;
	assign l = ((a&&b)||(b&&c)||(a&&c));

endmodule

testbench测试：

module Example_Structure_tb;
    reg a,b,c;
	wire l;
Example_Structure u1 (
        .a(a),
		.b(b),
		.c(c),
		.l(l)
);

initial begin
        #(`Clock*20);
        a=0;b=0;c=0;
        #(`Clock*20);
  		a=0;b=0;c=1;
		#(`Clock*20);
  		a=0;b=1;c=0;
		#(`Clock*20);
		a=0;b=1;c=1;
		#(`Clock*20);
  		a=1;b=0;c=0;
		#(`Clock*20);
  		a=1;b=0;c=1;
		#(`Clock*20);
		a=1;b=1;c=0;
		#(`Clock*20);
		a=1;b=1;c=1;
		#(`Clock*20);
		$stop;
end

endmodule

在这里插入图片描述

3、半加器

半加器是对两个一位二进制数进行相加，产生“和”、“进位”。

确定输入和输出后写真值表

根据真值表得到输出表达式

  • 真值表：
absc
0000
0110
1010
1111

-根据真值表得到输出表达式：

s=a^b c=a&b

-逻辑电路：
在这里插入图片描述

  module halfadder(a,b,c,s);
	    input a,b;
		output  s;
		output c;
		
		assign s=a^b;
	    assign c=a&b;
 
 endmodule

testbench测试：

`timescale 1ns/1ps //时间精度
`define Clock 20 //时间周期

module halfadder_tb;
//端口

	reg         a    ; 
	reg         b    ; 	
    wire        s    ;
    wire        c    ; 
		
halfadder u2 (
            .a(a),
			.b(b),
			.s(s),
			.c(c) 
);

initial begin

        a=0;b=0;
        #(`Clock*20);
  		a=0;b=1;
		#(`Clock*20);
  		a=1;b=0;
		#(`Clock*20);
  		a=1;b=1;
		#(`Clock*20);
		$stop;
end

endmodule

在这里插入图片描述
采用模块化RTL的方式进行设计

在这里插入图片描述

top顶层模块：

module Example_module
 (
     input       a       ,
     input       b       ,
     output      s       ,
     output      c
 );
 

Example_yumen   yumen_module 
 (
     .yumen_a(a),
     .yumen_b(b),
     .yumen_c(c)
 );
 
 Example_yihuo yihuo_module
 (
     .yihuo_a(a),
     .yihuo_b(b),
     .yihuo_s(s)
 );
 
 endmodule

分层小模块 c1:

module  Example_yumen(yumen_a,yumen_b,yumen_c);
 
  input  yumen_a,yumen_b;
  output yumen_c;
 
  assign yumen_c=yumen_a&yumen_b;
 
 endmodule

分层小模块 c2:

  module Example_yihuo(yihuo_a,yihuo_b,yihuo_s);
    
     input  yihuo_a,yihuo_b;
     output yihuo_s;
 
 assign yihuo_s=yihuo_a^yihuo_b;
 
 endmodule

4、全加器

全加器是实现两个一位二进制数相加的基本单元，其内部主要由 n 个全加器构成。 设Ai为被加数，Bi为加数，本位和Si，高位进位Ci，低位进位Ci-1

Ci-1AiBiSiCi
00000
00110
01010
01101
10010
10101
11001
11111

得到输出表达式：
在这里插入图片描述

逻辑电路：

在这里插入图片描述

硬件描述：

 module fulladder(a,b,Ci,Si,C_out);

    input a,b,Ci;
	output Si,C_out;
	
    assign Si=a^b^Ci;
    assign C_out=((a&b)| (Ci&(a^b)));

endmodule

testbench测试：

`timescale 1ns/1ps //时间精度
`define Clock 20 //时间周期

module fulladder_tb;
//端口

reg a,b,Ci         ; 

wire       Si      ;
wire       C_out   ; 
	
fulladder u2 (
                .a(a),
				.b(b),
				.Ci(Ci),
				.Si(Si) ,
				.C_out(C_out) 
);

initial begin

    a=0;b=0;Ci=0;
    #(`Clock*20);
	a=0;b=0;Ci=1;
	#(`Clock*20);
	a=0;b=1;Ci=0;
	#(`Clock*20);
	a=0;b=1;Ci=1;
	#(`Clock*20);
	a=1;b=0;Ci=0;
	#(`Clock*20);
	a=1;b=0;Ci=1;
	#(`Clock*20);
	a=1;b=1;Ci=0;
	#(`Clock*20);
	a=1;b=1;Ci=1;
	#(`Clock*20);
	$stop;
end

endmodule

在这里插入图片描述

5、数据选择器

经过选择，把多个通道的数据传到唯一的公共数据通道上。

在这里插入图片描述

module Digital_Selector(sel,D0,D1,D2,D3,Y);
   
      input [1:0] sel;
      input [7:0] D0,D1,D2,D3;
      output reg [7:0] Y;      //Y为reg型
  
  always @(*)begin    //电平触发

     case (sel) 
	     2'b00:Y=D0;
		 2'b01:Y=D1;
         2'b10:Y=D2;
		 2'b11:Y=D3;	 
      default : Y = 1'b0;
    endcase
  end
endmodule

testbench测试：

`timescale 1ns/1ps //时间精度
`define Clock 20 //时间周期

module Digital_Selector_tb;
//端口

	 reg [1:0]sel;
	 reg [7:0] D0,D1,D2,D3;

     wire  [7:0] Y ;
    		
Digital_Selector u2 (
            .sel(sel),
				.D0(D0),
				.D1(D1),
				.D2(D2),
				.D3(D3),
				.Y(Y) 
  )；
initial begin
   sel=2'b00;  
   D0= 00000000;
   D1= 00000001;
   D2= 00000010;
   D3= 00000100;
   #(`Clock*20);
   
  sel=2'b01;    
	D0 = 00000000;
    D1 = 00000001;
    D2 = 00000010;
    D3 = 00000100;
	#(`Clock*20);

  sel=2'b10;
	D0 = 00000000;
    D1 = 00000001;
    D2 = 00000010;
    D3 = 00010100;
	#(`Clock*20);
	
sel=2'b00;
	D0 = 00010000;
    D1 = 00000001;
    D2 = 00000010;
    D3 = 00000100;
	
	#(`Clock*20);
sel=2'b11;
	D0 = 00000000;
    D1 = 00000001;
    D2 = 00000010;
    D3 = 00000100;
	#(`Clock*20);
sel=2'b00;
	D0 = 00000000;
    D1 = 00000001;
    D2 = 00000010;
    D3 = 00000100;
	#(`Clock*20);
sel=2'b10;
	D0 = 00000000;
    D1 = 00000001;
    D2 = 00000010;
    D3 = 00000100;
	#(`Clock*20);
	$stop;
end

endmodule

在这里插入图片描述

6、8-3编码器

编码器（encoder）是将信号（如比特流）或数据进行编码
在这里插入图片描述
8-3编码器真值表：
在这里插入图片描述
得到输出表达式：
在这里插入图片描述

module Digital_Encoder
(
    input      [ 7:0]   I               ,
    output reg [ 2:0]   A
);

always @(*)begin
    case(I)
        8'b00000001 : A = 3'b000;
        8'b00000010 : A = 3'b001;
        8'b00000100 : A = 3'b010;
        8'b00001000 : A = 3'b011;
        8'b00010000 : A = 3'b100;
        8'b00100000 : A = 3'b101;
        8'b01000000 : A = 3'b110;
        8'b10000000 : A = 3'b111;
        default     : A = 3'b000;
    endcase
end
endmodule

testbench测试：

`timescale 1ns/1ps //时间精度
`define Clock 20 //时间周期

module Digital_Encoder_tb;
    reg [7:0]I      ; 
    wire  [2:0] A   ; 
		
Digital_Encoder u2 (
                           .I(I),
			               .A(A)
);	

initial begin

    I=00000000;
    #(`Clock*20);
	I=00000001;
	#(`Clock*20);
	I=00000010;
	#(`Clock*20);
	I=00000011;
	#(`Clock*20);
	I=000000100;
	#(`Clock*20);
	I=00010000;
	#(`Clock*20);
	I=01100000;
	#(`Clock*20);
	I=00000000;
	#(`Clock*20);
	I=1000000;
	#(`Clock*20);
	I=01000000;
	#(`Clock*20);
	I=00100000;
	#(`Clock*20);
	I=00010000;
	#(`Clock*20);
	I=00001000;
	#(`Clock*20);
	I=0000010;
	#(`Clock*20);
	$stop;
end
endmodule

在这里插入图片描述

7、3-8解码器

三位输入，通过解码器，得到对应的八位输出。

module Decoder0(

    input [2:0] I,
    output reg [7:0] O 

);

always@(*)  begin
    case(I)
        3'b000 : O = 8'b0000_0001;
        3'b001 : O = 8'b0000_0010;
        3'b010 : O = 8'b0000_0100;
        3'b011 : O = 8'b0000_1000;
        3'b100 : O = 8'b0001_0000;
        3'b101 : O = 8'b0010_0000;
        3'b110 : O = 8'b0100_0000;
        3'b111 : O = 8'b1000_0000;
        default: O = 8'b0000_0000;     
    endcase

end

endmodule

RTL图：
在这里插入图片描述


`timescale 1ns/1ps //时间精度
`define Clock 20

module Decoder0_tb;

		reg [2:0] I;
		wire [7:0] O; 

Decoder0 inst_Decoder0 (
	
	.I(I), 
	.O(O)
	
);

initial begin
   I = 3'b000 ;
	#(`Clock*20);
   I = 3'b001 ;
	#(`Clock*20);
	I = 3'b100 ;
	#(`Clock*20);
   I = 3'b110 ;
	#(`Clock*20);	
   I = 3'b111 ;
	#(`Clock*20);
   I = 3'b011 ;	
	#(`Clock*20);	
   #(`Clock*150);
   $stop;
end	

endmodule

波形如下：
在这里插入图片描述

8、D触发器

在这里插入图片描述
边沿触发方式：

边沿触发：输出只要在时钟边沿的时候才能发生改变，否则保持不变。

电平触发：

触发信号为有效电平（高或低）时，输出随输入变化，否则保持。

  module Digital_Data_Flip_Flop(D,CLK,rst_n,Q);    //数据数字触发器

  input D;
  input CLK,rst_n;
  
  output reg Q;
  
  always @(posedge CLK or negedge rst_n)begin
		
		if(!rst_n)
		         Q <= 1'b0;
        else 
                 Q <= D;
 end 	 
endmodule

RTL图：
在这里插入图片描述

testbench测试：

`timescale 1ns/1ps //时间精度
`define Clock 20 //时间周期
	
	module Digital_Data_Flip_Flop_tb;
	  reg D;
	  reg CLK,rst_n;  
	  wire Q;
	  
	Digital_Data_Flip_Flop u1(
	        .D(D),
			.CLK(CLK),
			.rst_n(rst_n),
			.Q(Q)
 	);
			
	initial begin
	    CLK = 0;
	    forever #(`Clock/2) CLK = ~CLK;
	end
	
	initial begin
	   rst_n=0; #(`Clock*20+1);
	   rst_n=1;
	end	
	
	initial begin
	     D=1'b0;#(`Clock*20);
		  D=1'b1;#(`Clock*20);
		  D=1'b1;#(`Clock*20);
		  D=1'b0;#(`Clock*20);
		  D=1'b1;#(`Clock*20);
		  D=1'b0;#(`Clock*20);
		  D=1'b0;#(`Clock*20);
		  D=1'b1;#(`Clock*20);
		  $stop;
	end
	endmodule

波形可看到，上升沿的时候Q变化
在这里插入图片描述

9、4bit移位寄存器

4个边沿D触发器构成4位移位寄存器

 module Digital_Shift_Reg	(
	 
	    input               clk         ,
	    input               rst_n       ,
	    input               data_in     ,
	    input               data_en     ,
	    output reg [ 3:0]   data_out    ,
	    output reg [ 3:0]   data_out_n
	);
	

	
//组合逻辑，不断移位
	always @(*)begin
	    if(data_en)
	        data_out_n = {data_in,data_out[3:1]};
	    else
	        data_out_n = data_out;
	end
	
//时序逻辑，寄存data_out_n的值，可以比data_out_n慢一拍
//寄存器输出
	always @(posedge clk or negedge rst_n)begin
	    if(!rst_n)
	        data_out <= 4'b0;
	    else
	        data_out <= data_out_n;
	end
	endmodule

RTL：

在这里插入图片描述

testbench测试：

`timescale 1ns/1ps 
`define Clock 20
 
module Digital_Shift_Reg_tb;

      reg clk,rst_n;
      reg data_en;
      reg  data_in;
  
      wire [3:0] data_out_n;
      wire [3:0] data_out;

Digital_Shift_Reg u1(
         .clk(clk),
		 .rst_n(rst_n),
		 .data_en(data_en),
		 .data_in(data_in),
		 .data_out(data_out),
		 .data_out_n(data_out_n)
);

initial clk=0;
    always #(`Clock/2) clk = ~clk;
	 
initial begin
     rst_n = 0;
	 data_in= 0;
	 data_en=0;

	 #(`Clock+1)
	 rst_n = 1;
	 data_en=1;
	 data_in= 1;
	 
	 #1000
	 $stop;
end
endmodule

在这里插入图片描述

10、阻塞赋值“=”（组合逻辑电路），非阻塞赋值“<=”（时序逻辑电路）

  • 阻塞

"阻塞"当前的赋值语句阻断了其后的语句，也就是说后面的语句必须等到当前的赋值语句执行完毕才能执行

  • 非阻塞

“非阻塞”是当前的赋值语句不会阻断其后的语句。非阻塞语句可以认为是分为两个步骤进行的，非阻塞赋值操作只能用于对寄存器类型变量进行赋值

  • 加入延迟
    向assign连续赋值语句以及过程赋值语句always中加入delay，都会被综合器忽视。如下：
assign #2 Out = ~In; //assign语句中的延迟
#5 RegB  <= RegA ;  //always块非阻塞语句中的延迟
Reg = #2 RegA  ;//always块阻塞语句中的延迟

题目1：答案 0 2
在这里插入图片描述
这里可直接画出对应的电路更好理解：
左边：
在这里插入图片描述

右边：
在这里插入图片描述

题目2：
如果我们用阻塞和非阻塞两种方式实现非门，RTL如下：

阻塞：生成门电路
在这里插入图片描述
非阻塞：生成寄存器
在这里插入图片描述

对阻塞赋值和非阻塞赋值进行仿真验证

top顶层设计：

module Example_Block(clk,block_in,no_block_out1,no_block_out2,block_out1,block_out2);
	
   	  input clk;
	  input block_in;
	 
  	  output no_block_out1;
	  output no_block_out2;
	  output block_out1;
	  output block_out2;
	 
	 //block模块例化
	 block block_init //阻塞赋值
	 (
	     .clk               (clk         ),
	     .block_in          (block_in    ),
	     .block_out1       (block_out1    ),
	     .block_out2       (block_out2    )
	 );
	 
	 //no_block模块例化
	 no_block no_block_init //非阻塞赋值
	 (
	     .clk            (clk            ),
	     .no_block_in    (block_in        ),
	     .no_block_out1    (no_block_out1    ),
	     .no_block_out2    (no_block_out2    )
	 );
	endmodule 

//分层模块 c1阻塞赋值 ：
		
	 module block
		 (
		     input        clk         ,
		     input        block_in    ,
		     output reg  block_out1  ,
		     output reg  block_out2
		 );
		 
		 always @(posedge clk)begin   
		     block_out1 = block_in;
		     block_out2 = block_out1; //相当于组合逻辑，因此不会产生clk延迟
		 end
		 
	 endmodule


//分层模块 c2非阻塞赋值：
module no_block
(
    input        clk             ,
    input        no_block_in     ,
    output reg  no_block_out1   ,
    output reg  no_block_out2
);

always @(posedge clk)begin 
    no_block_out1 <= no_block_in;
    no_block_out2 <= no_block_out1; //生成寄存器，因此out2会下一clk接收
end

endmodule

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14，FPGA_Verilog基础篇：verilog移位与拼接实现
FPGA_LOVE的博客
06-11 329
拼接操作的另一个用处就是替代移位操作，它不仅可以代替verilog语言里规定的逻辑移位和算术移位操作，甚至可以完成所谓的循环移位操作，可以说拼接操作用法非常的广泛！//有符号拼接操作表示。
8-3优先级编码器(两个文件）.txt
04-30
8-3优先编码器verilog语言设计源文件及8-3优先编码器约束文件module encoder_pri_8(x,y)
Verilog位拼接运算符{}
mxh3600的博客
04-11 1万+
前言 在Verilog中如何给一个多位的变量（如123bit）赋值呢?不能连续写123个1吧，此时需要位拼接运算。 一：位拼接运算符的定义 1：{}位拼接运算符用于将两个或多个信号拼接起来，表示一个整体的信号，如下： a = {b[5],b[4:0]} 意思为 b的最高位b[5]和b的低五位拼接起来，组成的a为6位,相当于： a = {b[5],b[4],b[3],b[2],b[1],b[0]} 2：即把某些倍号的某些位详细地列出来，中间用逗号分开，最后用大括号括起来表示一个整体信号，例如：
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Verilog数据拼接与拆分
lsky380的博客
10-28 2万+
1. Verilog中数据拼接，使用拼接运算符 例如： reg [15:0] regA; reg[7:0] regB = 8'd12； reg[7:0] regC = 8'd34; regA <= {regB ,regC }; //把regB和regC拼接成regA。 2.Verilog中数据拆分 例如： wire[15:0] A； wire[7:0] B； ...
verilog移位与拼接实现
gaibian2017的博客
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verilog移位操作
Verilog基础语法（3）之运算符
m0_51965113的博客
04-30 7367
从上面的例子可以看出这两种不同运算符的优先级别。在Verilog HDL中有两种移位运算符：<< (左移位运算符) 和 >>(右移位运算符)。其使用方法如下：a>>n或a<<n，a是操作数，n表示移动几位，这两种移位运算都用0填补移出的空位。此外，移位运算符也可理解为乘除法，<< (左移位运算符) 可以理解为乘法， >>(右移位运算符)可理解为除法，如左移一位相当于乘2，右移一位相当于除2；关系运算符的优先级别低于算术运算符的优先级别。逻辑运算符中"&&“和”||“的优先级别低于关系运算符,”!
Verilog设计3-8译码器、8位全加器、四分之一分频器.zip
06-16
这个压缩包"Verilog设计3-8译码器、8位全加器、四分之一分频器.zip"包含了三个基本的数字逻辑组件的设计：3-8译码器、8位全加器以及四分之一分频器。这些组件在数字系统中有着广泛的应用，下面将分别详细介绍这三个...
36个Verilog设计基础代码移位寄存器编码器加法减法器分频器计数器逻辑源码Quartus工程文件合集.zip
08-23
36个Verilog设计基础代码移位寄存器编码器加法减法器分频器计数器逻辑源码Quartus工程文件合集, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 38decoder 4位串入串出...
HDB3.rar_ HDB3 decoder_4位移位寄存器_hdb3 verilog_verilog HDL HDB3
09-24
标签中的"_hdb3_decoder"表示这是关于HDB3解码器的设计，"4位移位寄存器"强调了使用的核心组件，"hdb3_verilog"和"verilog_hdl_hdb3"表明是用Verilog语言实现的HDB3编码或解码功能。 在压缩包内的两个文件名中，...
Verilog设计-串并转换 / 移位寄存器
04-24
Verilog设计_串并转换 / 移位寄存器 一种串并转换的设计，通过移位寄存器实现。这里给出了串转并和并转串各自的设计。每个转换都具有各自的使能信号，并行输出的格式分别有两种：lsb和msb。 串并转换是完成串行传输...
Verilog基础知识点
wandou0511的博客
01-03 4185
围绕Verilog基础知识和工作中常用到的关键知识点展开，可是笔者并不打算在这里过分叙述FPGA底层结构和穷举Verilog语法。大家不妨可以回忆下读书时候学习谭浩强版C语言和严蔚敏版数据结构，这两本书是计科、软工、通信、电控等专业的必修课，当时是不是只记得书很厚，然后似乎把C语言每个语法都好像讲了一遍，一到笔试和机试，虽然很辛辛苦苦地刷题突击，但是到头来还是感觉没有学会C语言，很多东西依然感觉是云里雾里，接着上完C语言的课，再看看数据结构又有很多生僻深奥的知识点，配上书中晦涩难懂的伪代码，这完...
verilog 数据移位与数据拼接比较
我不是小马哥
09-21 2281
测试了一把将数据左移2bit和尾部拼接2bit0的区别。 开发环境：vivado2018.3 开发语言：verilog 测试代码： module sift_reg( input [7:0] a, output [9:0] o ); assign o = {a,2'b0}; //assign o = a<<2; endmodule 结论：综合网表相同，网表如下： ...
verilog运算符
ROWANSHAO的博客
02-15 2289
不确定的操作数如4'bxx00,被认为是不确定的（可能为0，也可能为非0）（记为1'bx），但4'bxx11被认为是真（记为1'b1,因为它肯定是非零的）a=b+c a=7但是换算成二进制111 但是a是两位的二进制，故a为11舍弃了最高位的1。a或上b，如果a或者b有一个为1，a||b的结果才为1，表示为真。a与上b，如果a和b的值都为1，a&&b的结果才为1，表示为真。(a==b)||(x==y)可简写成 a==b||x == y。定义一个a，b都是[1:0]两位的，b是1，c是6。
Verilog语法-拼接｛｝和复制｛｛｝｝运算符
liuchj的博客
10-18 1348
拼接运算把大括号中的两个或两个以上信号或数值用逗号分隔的小表达式拼接在一起，大括号括起来表示是一个整体的信号。复制预算符将一个表达式放在括号的最内层中，复制因子放在第一层括号中，该运算符可以快速的复制一个常量或者变量。在实际应用中两者可以互相嵌套，以达到快速得到新表达式，减少了编程的繁琐。拼接和复制运算符常用在需要进行按位拼接进行赋值的场景。二、复制-{ {}}三、拼接和复制的嵌套。
2.3 Verilog HDL运算符
weixin_42454243的博客
05-09 1283
运算符1 算术运算符2 逻辑运算符3 按位运算符4 关系运算符5 等式运算符6 缩减运算符7 移位运算符8 条件运算符和拼接运算符8.1 条件运算符8.2 拼接运算符9 运算符的优先级 1 算术运算符 注意： 在进行整数的除法运算时，结果要略去小数部分，只取整数部分；而进行取模运算时（%，亦称作求余运算符） 结果的符号位采用模运算符中第一个操作数的符号。 例如，-10%3 结果-1 ，11%-3 结果为2。 在进行算术运算时，如果某一个操作数有不确定的值x，则整个结果也为不确定值x。 2 逻辑运算
Verilog的运算符及优先级
Doreen的博客
07-17 1万+
Verilog运算符中的逻辑运算符和位运算符的区别，如&和&&、|和||的区别，以及不同运算符的优先级对比。
Verilog HDL操作符
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bian527610的博客
01-09 1564
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Verilog语法之运算符
yijiancmy的博客
02-07 3万+
本文转自知乎罗成的文章Verilog语法之四：运算符 总的文章小白如何快速入门Verilog Verilog HDL语言的运算符范围很广，其运算符按其功能可分为以下几类: 算术运算符(+,－,×，/,％) 赋值运算符(=,<=) 关系运算符(>,<,>=,<=) 逻辑运算符(&&,||,!) 条件运算符(????? 位运算符(,|,^...
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08-31
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