8位移位寄存器的verilog语言

module shift_register (
    output reg [7:0] Q, // 8位移位寄存器输出
    input D,           // 输入数据
    input rst,         // 复位信号
    input clk          // 时钟信号
);

always @(posedge clk) begin
    if (!rst)
        Q <= 8'b00000000; // 复位时将Q清零
    else
        Q <= {Q[6:0], D}; // 否则将Q左移一位，D放入最低位
end

endmodule

上面的代码中，使用了8'b00000000来明确表示一个8位的零值（虽然0也可以，但这里为了清晰起见使用了完整表示）。

代码是将寄存器Q的内容进行左移操作。具体来说，每次时钟上升沿到来时，如果复位信号rst为低（即!rst为高，表示复位激活），则寄存器Q被清零（所有位都设置为0）。如果复位信号rst为高（即未激活复位），则寄存器Q的内容会按照以下方式进行更新：

• 寄存器Q的最高位（第7位）会被丢弃。
• 寄存器Q的其余位（从第6位到第0位）都会向左移动一位。
• 输入数据D会被放入寄存器Q的最低位（第0位）。