【AXI4 verilog】手把手带你撸AXI代码（二、AXI仿真激励编写）

已于 2022-08-31 23:38:09 修改
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分类专栏： AXI实战刨析 文章标签： fpga开发
于 2022-08-31 23:27:26 首次发布
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本文链接：https://blog.csdn.net/helloworld573/article/details/126634273
版权

I、使用方法和特性介绍

本文编写了一种适用于AXI4 从机的仿真tb，主要支持的功能如下：
1：支持对AXI基本数据通路的激励。
2：对于用户来说，只需要调用task 即可发出outstanding指令，指定size，len，addr等信息。对于写来说，环境会自动发送足够长度的随机数据，并伴随正确的wvalid。
3：在指令和数据发送时，环境支持被从机反压。此时环境的valid和指令(或数据)都会按协议保持当前状态。直到从机ready为止。

II、使用示例和现象

如下图所示，依次调用了8次AXI读写task。在调用时指明了ID，ADDR，LEN和SIZE。
在这里插入图片描述
仿真时产生的现象如下：
在这里插入图片描述

III、代码

`timescale 1ns/1ns
module axi_outstanding_tb;
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