【verilog】 输入序列连续的序列检测

题目

请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。

模块的接口信号图如下：

思路

使用状态机进行序列检测，需要注意的是，当某个状态向下跳转失败时，该过程是否与开始某段序列相符，就要判断是否要回到IDLE，还是要回到其他别的状态。

verilog code

module seq_detect(
	input wire clk,
	input wire rst,
	input wire seq,
	output reg match
)