DFI Update的原理与实现

DDR3 SDRAM物理层（PHY）的控制器（PUB）内置了DDL VT补偿与I/O阻抗校准功能，这两个功能可在DFI Update请求中由控制器触发完成，或者是PHY触发完成。DFI Update接口时序需要符合DFI 2.1协议中对Update接口的要求。

1 DFI Update的两种工作方式

在DFI Update的两种方式中，采用存储控制器触发的Update是由控制器控制何时来进行DFI Update，在Update过程中控制器周期性的向PHY发送Update命令，并保证在整个Update过程中没有任何的数据请求访问PHY。而PHY触发的Update则是由PHY来决定何时进行Update。当PHY内部的检测机制检测到PHY需要进行Update时，就会通过DFI Update接口向控制器发送Update请求，在一定时间内控制需要停止所有对PHY的数据请求访问，并通过DFI Update接口回应PHY的请求，直到PHY撤销Update请求。

这两种方式各有各的好处，控制器触发的Update可由控制根据数据通路的闲忙状态，选择性的向PHY发送Update请求，以达到最佳的性能指标。而PHY触发的Update则能够实时更新PHY内部状态，使PHY的时序能够保持在最佳状态。在GK6202S中，MC（DDR3存储控制器）仅采用了控制器触发完成Update的方式，并且不支持PHY来触发Update的方式。

以下为Update中DDL VT补偿与I/O阻抗校准功能的详细说明。

2 DDL VT补偿原理

2.1 功能概述

在芯片操作时，电压与温度都会随着运行时间增加而变化。PUB中包含了VT漂移补偿逻辑，用来动态地调整延迟单元的延迟选择输入，以保持延迟单元的延时为一个固定值。DATX8中的DDL都是可以进行补偿的，而AC中的DDL则不能进行补偿。AC中的DDL都是用来匹配DATX8中的数据路径的，所以不会对这些延迟设置0以外的值。
一旦使能VT补偿功能，DATX8中的主延迟线（MDL）会持续的以选择的延迟时间为单位测量DDR的时钟。在每个更新周期内，由VT漂移造成的变化，将会传递到其他的延迟线状态机中，以适应期望的延迟时间。每个延迟线的更新使能可通过配置 PGCR0-2 寄存器。
在初始校准或数据训练被触发时，MDL控制逻辑将第一次测量的MDL周期存储为MDL校准周期，前期MDL校准周期和当前MDL校准周期。
在MDL初始校准之后，MDL会继续周期性的进行周期测量。随后每一次的测量MDL周期都会被