Hierro的DDR世界

来自于JEDEC-3E1 概述为了信号拥有更好的完整性，DDR3存储模块采用了“fly-by”结构的命令、地址、时钟总线。“fly-by”结构可有效减少stub的数量与长度，同时也导致DIMM条上每个DRAM之间时钟与选通信号的偏移时间，这就使得控制器难以维持tDQSS、tDSS、与tDSH这些时序参数的正确性。

1 Read DQS Gate Training… 测试序列中包含了DQS门控训练，在防止读错误是非常重要的。唯一可能使完成门控训练的读操作错误的原因是，每个读操作之间的DQS jitter非常大。为了缓解这种状态，门控训练的读操作会被重复很多次，其中一次读错误操作都不能出现。DTCR.DTRPTN可配置每一次门控训练时重复的读操作次数。为了更长远的提高门控训练的可靠性，读返回数据会根据返回数据计

摘自《JEDEC78-3F》 在某种应用情况下，为了更好的提高数据总线的信号完整性，我们需要DDR3 SDRAM的终端阻抗可以不需要通过MRS命令来改变。这种需求由“动态ODT”特性来支持。

这个功能属于比较偏的功能，一般情况下很难使用到，加上JEDEC标准仅有三言两语的描述，所以理解起来就比较费劲。所以我在网上搜索了一篇相关的博客，算是有个更加透彻的理解了。 此文章来自于Mr_stone的博客之 DDR基础知识之TDQS理解

当SDRAM进入自刷新模式后，仅要求CKE与RESET#保持住相应的值。且对其他的引脚状态并不关心。所以，在IC主芯片进入低功耗状态时，可使能SDRAM的自刷新模式与PHY的Retention CKE模式。

DDR3 SDRAM物理层（PHY）的控制器（PUB）内置了DDL VT补偿与I/O阻抗校准功能，这两个功能可在DFI Update请求中由控制器触发完成，或者是PHY触发完成。DFI Update接口时序需要符合DFI 2.1协议中对Update接口的要求。1 DFI Update的两种工作方式在DFI Update的两种方式中，采用存储控制器触发的Update是由控制器控制何时来进行DFI Up

最近在网上搜索DDR4的颗粒模型，发现搜到一个叫qimonda的ddr2颗粒模型，这个公司从来没听过。所以在度娘上稍微了解了一下，估计比较有经验的设计人员都听说过这家公司。下面略做介绍。1 发展简史德国存储器厂奇梦达(Qimonda)是从英飞凌(Infineon)分割独立，英飞凌在2003年于大陆西安成立研发中心，之后由奇梦达负责。不过，2008年全球金融海啸中，DRAM市场陷入严重供过于求，市场价

之前在面试某美资企业时，被问到DDR3 地址、命令总线为什么需要使用fly-by走线。一时语塞，忘了这部分的原理了。所以面完之后又在网上重新搜索了一下相关的知识，记录下来。以便于以后翻阅。T型与Fly-by的应用