DRAM自测试模块

1 背景技术

DDR3/4 SDRAM属于高速外设，最高时钟频率可达到1600MHz，最高速率可达3200MT/s。在存储控制器与DDR34 SDRAM设备之间有一层专为高速接口设计的模拟电路，此电路对于前端设计人员来说，不管在模拟验证阶段和回片测试阶段，都是一个黑盒子。而对于后端测试人员来说若此部分为外购IP，则内部结构也是无法清楚了解的。所以在测试阶段，对于DDR34 SDRAM的测试就具有一定的困难。

• 在SoC测试激励编写难度相当高，需要掌握多个Master的测试方法与验证模式。
• 在SoC上搭建测试环境比较难以实现较高的测试覆盖率
• 在SoC级搭建的环境难以定位错误，因为一条完整的数据通路往往涉及到很多个模块。
• DDR34 SDRAM是系统运行的关键。如果数据访问有错误那么应该首先从DDR34 SDRAM控制器到SDRAM器件这段通路开始查错。
• 分段测试的必要性，有助于加速测试，并快速定位错误发生地点。
• 如果需要可以将自测试再细化，可选仅从AXI端口到DFI端口，或者是AXI端口到SDRAM设备。但会增加许多设计验证成本。

2 设计概述

本设计要解决的问题是：在当今SoC系统的回片测试中，在定位DDR34 SDRAM访问时出现的问题时，由于因为一条完整的数据通路往往涉及到很多个模块，且SoC测试激励编写难度相当高，需要掌握多个Master的测试方法与验证模式，再加上DDR34 SDRAM本身是高速外设，普通示波器无法正确的观测到I/O口的状态，导致了数据通路的错误难以被发现与修正，从而整个SoC测试流程无法快速收敛，更加严重的情况是由于难以定位错误而导致整个SoC芯片无法量产。

针对以上的问题，