软件版本:Vivado Vitis2019.2
第一步: 在Vivado的ZYNQ Block Design时候不配置DDR
第二步: 在Vitis中:
1、 在Vitis中新建Platform,选择xsa文件:
2、 在xparameters.h中添加DDR的地址空间定义,如下:
3、 修改链接文件,修改每个段都到ram_0,因为ram_1空间全部给到应用程序
4、 修改fsbl工程的main.c,增加XPAR_PS7_DDR_0条件编译
5、 修改fsbl.h,重定义DDR_END_ADDR的宏
6、 修改qspi.c,注释掉FLASH大小选择,写成128M
7、 编译修改好的Platform
8、 新建Application工程(此处新建Helloworld工程作为示例):
9、 选择编译好的Platform
10、 修改(或者新建)Application工程的链接脚本,将ram_1空间全部给到应用程序:
11、 编译Application工程
12、 生成BOOT.bin
13、 Program Flash
在Vitis直接下载BOOT.bin时候较大概率会出错,一般我使用Vivado进行下载(Program)