[从零开始学习FPGA编程-54]：高阶篇 - 基于IP核的FPGA开发-PLL锁相环IP核的原理与配置（Altera）

最新推荐文章于 2023-12-11 16:32:09 发布
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分类专栏： 从零开始学FPGA编程 文章标签： fpga开发 学习 锁相环 PLL Altera
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本文介绍了FPGA中的PLL锁相环原理，详细讲解了Altera FPGA PLL IP核的导入、参数配置及Verilog实例化。通过Quartus II导入PLL IP核，配置PLL的基本参数、时钟输出，并探讨了锁相环在FPGA设计中的应用。
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前言：

现代数字电路少不了时钟，时钟是时序电路的心跳，没有时钟，时序电路就无法工作，但是不同功能的时序电路，其所需要的时钟频率是不同的，不太可能为所有不同的时序电路准备不同的物理晶振，这时候，就需要一种机制，能够为FPGA内部的硬件电路产生各种频率的时钟。

有两种方式来产生所需要频率的时钟：（1）通过FPGA外部的、独立的PLL锁相环芯片生成所需要的时钟；（2）通过FPGA内部的PLL锁相环IP核生成FPGA内部逻辑所需要的时钟；本文介绍的是第二种方法，因为FPGA常见已经提供了标准的PLL锁相环IP核，当然，如果使用FPGA 锁相环IP核，

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[从零开始学习FPGA编程-52]：高阶篇 - 基于IP核的FPGA开发 - IP核使用的基本框架（以锁相环PLL为例）
文火冰糖（王文兵）的博客
06-30 689
目录前言：步骤1：IP核的导入 -- 不同的IP核，导入的方式基本相同步骤2：IP核的原理-- 不同的IP核原理不同步骤3：IP核的原理与配置（重点）-- 不同的IP核配置的内容不同步骤4：IP核的调用（实例化）-- 连接IP核的输入输出信号步骤5：IP核的仿真测试步骤6：IP核的硬件部署步骤7：IP核在目标板上的执行步骤8：IP核在目标板上的调试后记：本章以锁相环PLL IP核为例，介绍IP使用方法。导入.........
FPGA——pll锁相环配置及调用（基础篇）
03-22
IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调 试时间，加速开发进程，降低开发成本，是业界的发展趋势。利用 IP 核设计电子系统，引 用方便，修改基本元件的功能容易。具有复杂功能和商业价值的 IP 核一般具有知识产权， 尽管 IP 核的市场活动还不规范，但是仍有许多集成电路设计公司从事 IP 核的设计、开发 和营销工作。 IP 核有三种不同的存在形式： HDL 语言形式，网表形式、版图形式。分别对应我们常 说的三类 IP 内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种 IP 内核实现方法也各具特色。 PLL（Phase Locked Loop，即锁相环）是最常用的 IP 核之一，其性能强大，可以对输 入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望 时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经 过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。 Altera 中的 PLL 是模拟锁相环，和 数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可 调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。
FPGA基础 --【Altera】IP核（1）---PLL锁相环
2201_75683149的博客
12-11 3326
在FPGA中，PLL属于全局时钟网络资源，PLL可以替我们生成稳定优质的不同频率、不同相位的时钟。同时，PLL作为全局时钟资源可以使时钟信号到达各个触发器的时间相近（我们自己编写分频器产生的时钟质量很差，而且到达各级触发器的时间也不相同，全局时钟网络采用了特殊的线材，因此可以做到时延很低） ———————————————— 版权声明：本文为CSDN博主「鸡腿堡堡堡堡」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。 原文链接：https://blog.csdn.net/qq
FPGA的PLL（锁相环）设计
qq_36314279的博客
11-10 927
锁相环的功能是能够对输入的基准时钟进行分频与倍频，从而产生多个时钟信号来供芯片内部的各个功能使用。
紫光同创 FPGA 开发跳坑指南（五）—— DDR3 控制器 IP 的仿真
洋洋Young的博客
07-14 4105
这段时间一直忙着工作项目的事情，今天终于抽出时间，分享一下紫光同创 DDR3 IP 的仿真经验 ~
FPGA自学之路13(pll锁相环ip核)
weixin_42040007的博客
11-16 698
pll锁相环ip核
FPGA--IP核之PLL
weixin_60354142的博客
03-07 1587
在 Spartan-6 中时钟资源模块称之为CMT，它是由两个DCM和一个PLL组成的。 DCM 即数字时钟管理器(DCMs)，它为 Spartan-6 提供了先进的时钟功能。并且 DCM 是将时钟功能直 接集成到全局时钟网络中去的。因此在高性能、高频等应用中，DCM 解决了以下常见的时钟问题： 1. 消除设备内部或外部组件的时钟偏差，以改善整体系统性能并消除时钟分配延迟； 2. 通过改变时钟周期的固定分量或增量对时钟信号进行相移； 3. 对输入时钟进行分频或倍频来产生全新的时钟，全新的时钟频率是基
FPGA Verilog PLL锁相环 FIFO同步 ip核调用 仿真工程
最新发布
06-01
FPGA Verilog PLL锁相环 FIFO同步 ip核调用 仿真工程 FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，允许用户根据设计需求配置其内部逻辑。在FPGA中，Verilog是一种硬件描述语言，用于编写数字电路的...
从底层结构开始学习FPGA（16）----MMCM与PLL
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h264 ip核，经过asic验证
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h264 ip核， 经过fpga，asic验证。
FPGA学习-PLL锁相环IP核使用
weixin_58634335的博客
12-18 2322
实验现象： 调用IP核，配置工作方式，输入为50M，利用PLL生成25M，75M，100M三中时钟，用仿真观察时序，检查PLL对分频、倍频处理的正确性。 PLL介绍： PLL——phase locked loop相位锁定环路 功能1： 对时钟信号进行分频倍频，得到不同频率的时钟信号。例如，在各种通信协议中，USB、PCIE、以太网这类协议，都有各自固定的数据传输频率。USB2.0协议芯片CY7C68013使用片外24M晶振，倍频20倍到480M以供传...
21 PLL-IP核（一）简介与配置
weixin_48564372的博客
02-01 1070
一、IP核简介 PLL锁相环 FIFO RAM ROM altera公司使用的是模拟锁相环，相比于数字锁相环，其输出的信号稳定度高、相位连续可调、延时连续可调。缺点是当温度过高或者电磁辐射过强的时候会失锁 锁相环是一个反馈系统 PLL（Phase Locked Loop，即锁相环）是最常用的IP核之一，其性能强大，可以对输入到FPGA的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望时钟。 1、PLL的基本工作原理 鉴频鉴相器：主要比较参考时钟与比较时钟的频率核相位的差异 环路滤波器：用
【ZYNQ Ultrascale+ MPSOC FPGA教程】第五章 Vivado下PLL实验
ALINX技术博客
01-20 1139
原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 实验Vivado工程为“pll_test”。 很多初学者看到板上只有一个25Mhz时钟输入的时候都产生疑惑，时钟怎么是25Mhz？如果要工作在100Mhz、150Mhz怎么办？其实在很多FPGA芯片内部都集成了PL
紫光为什么看重LATTICE的FPGA
mkelehk的专栏
04-15 6731
转载自http://www.etime.net.cn/site/articalInfo.php?NewsID=66279 去年紫光集团可谓有钱任性，不断买买买，虽然风光，但在美国的并购之路却异常艰辛。230亿美元收购美光科技，但受到美国海外投资委员会的审查，成功的可能性已经微乎其微。另38亿美元入股西部数据，也因审查的因素，今年2月份紫光放弃了收购。面对美国本土的审查，紫光“沉寂”了一段
FPGA学习笔记（十）IP核之PLL锁相环的学习总结
贾saisai的博客
12-08 1632
锁相环工作中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 Quartus II软件提供了锁相环PLL的IP核，具有时钟倍频（*2）、分频（/2）、相位偏移（0-360°）和可编程占空比的功能。
【紫光同创PGL22G学习】三、以PLL为例，学习IP core使用
悟已往之不谏 知来者之可追
03-21 2054
导读：在很多 FPGA 芯片内部都集成了 PLL，其他厂商可能不叫 PLL，但是也有类似的功能模块，通过 PLL 可以倍频分频，产生其他很多时钟。本实验通过调用 PLL IP core 来学习 PLL 的使用方法。 一、实验原理 PLL(phase-locked loop)，即锁相环。是 FPGA 中的重要资源。由于一个复杂的 FPGA 系统往往需要多个不同频率，相位的时钟信号。所以，一个 FPGA 芯片中 PLL 的数量是衡量 FPGA 芯片能力的重要指标。FPGA 的设计中，时钟系统的 FPGA 高.
基于PLL锁相环的FPGA内核IP的使用以及配置笔记
qq_46063088的博客
02-04 1361
基于PLL锁相环的FPGA内核IP的使用以及配置笔记 IP核作为FPGA快速开发的法宝，简单理解就是将常用的且比较复杂的功能模块设计成参数可修改的电路功能模块，在quartus(最新版)–tool–IP Catalog中有许多的IP内核可以供我们开发的时候来调用使用。例如：Airthmetic 就是可作为数学运算的IP核，其目录下包含一些具体的加法器；减法器；比较器；计数器等等内核，另外还有逻辑运算的IP核，存储器IP核（FIFO,RAM,ROM），DSP数字信号处理IP核（CIC,FIR,NCO,FFT）
IP核学习之PLL锁相环
m0_51466525的博客
01-16 2124
fpga小白的学习之路
FPGA开发实战指南：下篇 - 技巧与资源探索
6. **IP核与IP Integrator**：利用预封装的IP核（如PLL、串行通信控制器等）加速设计进程，IP Integrator则帮助集成这些IP，简化系统级设计。 7. **功耗管理**：了解低功耗设计原则和策略，如动态电压频率缩放...
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