最近读了许多VHDL代码,虽然没有系统的学过,但还是能看懂,把常用的贴着,部分还是能结合verilog理解。
常用的头:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
顶层文件结构:
--这部分相当于verilog中的module模块端口声明---------------
ENTITY top IS
PORT(
CLKIN: IN STD_LOGIC;
...
LED: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
);
END top;
--接下来是ARCHITECTURE部分,顶层模块分几个元件----
ARCHITECTURE rtl of top IS
COMPONENT a