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最新推荐文章于 2024-04-18 18:40:41 发布

胡叨叨-FPGAer

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分类专栏： FPGA开发文章标签： fpga开发

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wire [4 : 0] channel_out ;
wire eoc_out ;
   (* MARK_DEBUG="true" *)wire [15 : 0] do_out_temp ;
   (* MARK_DEBUG="true" *)wire drdy_out ;
wire busy_out ;
wire eos_out ;
wire alarm_out ;
xadc_temp u_xadc_temp (
  .di_in(16'b0),              // input wire [15 : 0] di_in
  .daddr_in({2'b00,channel_out}),        // input wire [6 : 0] daddr_in
  .den_in(eoc_out),            // input wire den_in
  .dwe_in(1'b0),            // input wire dwe_in
  .drdy_out(drdy_out),        // output wire drdy_out
  .do_out(do_out_temp),            // output wire [15 : 0] do_out
  .dclk_in(clk_100),          // input wire dclk_in
  .vp_in(1'b0),              // input wire vp_in
  .vn_in(1'b0),              // input wire vn_in
  .channel_out(channel_out),  // output wire [4 : 0] channel_out
  .eoc_out(eoc_out),          // output wire eoc_out
  .alarm_out(alarm_out),      // output wire alarm_out
  .eos_out(eos_out),          // output wire eos_out
  .busy_out(busy_out)        // output wire busy_out
);