assume，用于EDA验证为断言，用于Formal验证为约束

最新推荐文章于 2024-07-12 19:14:13 发布
最新推荐文章于 2024-07-12 19:14:13 发布
阅读量2.6k 收藏 40
点赞数 11
文章标签： java 人工智能 python 区块链 数据库
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/iNostory/article/details/114770668
版权

“橘生淮南则为橘，生于淮北则为枳，叶徒相似，其实味不同。所以然者何？水土异也”

《晏子春秋·内篇杂下》

用这句话来概括assume这个SVA语法在EDA验证与Formal验证中的区别再好不过了。为什么assume在EDA验证中是断言，而在Formal验证中是约束呢？同样是因为“水土异也”罢了。

Assertion-based design verification is an absolute necessity in today’s large,complex designs . . . 

Every design engineer should be adding assertion checks to his design!

SystemVerilog Assertions Handbook

下面本文来一一介绍assert/assume/ cover?

什么是assert？

 

简单来说，assert是关于设计属性的描述性语言，也是验证人员或设计人员对于设计的预期行为。

check_grant: assert property (!(
最低0.47元/天 解锁文章
iccnewer
关注
SVA断言函数（assert、assume、rose、fell、stable、past、changed、重复操作)——sv
weixin_42705678的博客
11-28 1万+
一、总线断言函数 $onehot(BUS):BUS中有且仅有1bit是高，其他是低 $onehot0(BUS):BUS中有不超过1bit是高，也允许全0； $isunknown(BUS):BUS中存在高阻态或未知态； $coutones(BUS) == n:BUS中有且仅有n bits 是高，其他是低 $past(signal,cycle_num,1):returun of cycle past value of signal 二、assert和assume 分类 形式化验证 示例 as
系统级芯片设计语言和验证语言的发展
weixin_30291791的博客
08-21 1144
http://hi.baidu.com/hieda/blog/item/9c8070465802fd0d6b63e50a.html 简 介：由于微电子技术的迅速发展和系统芯片的出现，包含微处理器和存储器甚至模拟电路和射频电路在内的系统芯片的规模日益庞大，复杂度日益增加。人们用传统的模拟方法难以完成设计验证工作，出现了所谓“验证危机”。为了适应这种形势，电子设计...
芯片验证 | Formal验证技术总结
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
05-21 3843
个人认为，形式化验证是基于严格的数学算法和模型，根据设计功能提取电路规则的属性描述，并穷举系统运行过程中电路所能达到的所有状态，自动进行数学分析和证明。验证过程如下：以上的形式化验证过程就像做一道数学证明题，用数学方法证明该命题是否成立，而这个证明过程是验证工具完成的，工程师不需要关心。目前，业界主流的形式化验证工具主要有Cadence的 JasperGold 和 Synposys 的 VC-Formal。规模较小：设计模块太大对应验证复杂度较高，导致验证时间过长。
formal:体验Verilog和VHDL的形式验证
05-21
正式验证 其他人都在我之前来到这里，现在轮到我了！ 是用于验证实现的正确性的工具。 传统的验证策略依靠手工制作的测试平台为DUT提供刺激。 正式验证旨在使该过程自动化。 在我看来，这两种方法（测试平台和正式方法）是相辅相成的，而不是相互替代的。 安装工具 我编写了一个其中包含有关如何安装所有必需工具的指南。 在VHDL中进行形式验证 要对VHDL使用形式验证，我们需要学习 。 VHDL文件增加了诸如assert ， assume和cover验证命令。 此外，必须使用一些其他命令行参数来启动SymbiYosys工具。 在以下示例中对此进行了演示。 使用形式验证的示例设计 。 这是一种形式的“ hello world”形式验证。 。 另一个简单但有用的模块。 。 小FIFO可用于时序收敛。 。 小FIFO可用于时序收敛。 。 连接两个弹性管道流。 。 这是为了学习叉骨总线协议
中科亿海微EDA工具时序约束
踩着马桶吃甜筒！
08-24 1072
人脑时序分析！！！！！！！！！！！
第12章 ‘expect’和‘assume’
XtremeDV
05-07 1299
12.1 ‘expect’                                                       图12.1'expect'-基础 'expect'在程序块中与'assert'具有相同的语法（而不是语义）。请注意，'expect'只能在程序块中使用。它不能像assert / property / sequence那样在程序块之外使用，但要记住，'assert'...
Formal Verification (一) 形式验证的分类、发展、适用场景
2401_85013241的博客
05-15 1222
设计人员可以通过Formal免于平台的搭建，快速地跑通IP中的一些模块，再hand-off给验证人员使用Simulation sign-off（Shift-Left）；不同的验证策略适合不同的验证场景；Simulation是time-based的，仿真器依据消耗时间的事件推进仿真的进行，激励需要用户施加；Formal适用于小模块的验证，随着设计复杂度和cycle深度的增加，formal会占用大量资源，难以收敛；两者是相互补充的验证手段，各有优缺点，在合适的场景采用合适的验证手段，达到最佳的ROI。
SV-assertion
ahr7882的博客
03-29 2277
断言(assert)是一种描述性语言，通过描述的期望结果来进行仿真验证。 断言有一个更加基础的信息，我们称为属性(property)，属性可以作为断言结果，功能覆盖点，形式检查和约束随机激励生成。 断言相比较与testcase的仿真验证，对设计的可见度要求比较高，可以帮助快速定位错误的根源，断言可以分布在设计各个部位。 在项目中使用断言，有两种方式(eda tool中都支持)： ...
SystemVerilog Assertion断言学习
W1Z1Q的专栏
09-28 6970
1、何为断言，有何作用 断言是一种描述性语言，用于描述设计的属性(property)，可以完美地描述时序相关的状况。如果允许的设计属性不符合我们的期望，则断言失败；如果被禁止的设计属性发生，则断言失败。属性可以从设计的功能描述中推知，并被转换为断言(SVA)。断言通常又被成为监视器或检验器。
Formality 形式验证
weixin_51473227的博客
05-15 4002
目的是为了检查操作前后的逻辑等价性和功能等价性，一般是在综合之后以及对Design做修改之后进行检查。
systemverilog assertion handbook
10-23
如书名，关于assertion的书籍
SVA——断言属性之序列（sequence与property的用法）
热门推荐
Mr.翟的博客
05-06 3万+
一、 二、代码示例 module sequence_demo(); bit rst_n; bit clk; reg a,b,c; event e1; initial begin forever #10 clk = ~clk; end initial begin rst_n = 1; #5; rst_n = 0; //复位处理 #5; ...
SVA 断言16.5翻译学习笔记（三）
打工人的学习记录！
12-07 1208
并发断言概述：并发断言用于描述随着时间推移的行为，不像立即断言，计算模型基于一个时钟，所以只在时钟节拍出现时计算并发断言。 除了禁用情况和禁用事件，并发断言使用其表达式的采样值，并发断言在观察去被计算。 1、采样 并发断言和一些其它的结构（比如在一个检查器的always_ff程序中引用的变量）会有特殊的规则用于对其表达式的值进行采样，这些结构之一的表达式的采样值被称作sampled value,在大多数实例中，表达式的采样值是其在前置区域中的值，然而这个规则有一些重要的例外。 ...
SVA学习第一章——断言的基本介绍及语法
craftsman2018ship的博客
02-01 1418
断言基本介绍及语法学习，内嵌函数$rose、$fell、$stable
验证断言（立即断言&并行断言）
创芯人--fly的博客
06-11 4566
本篇文章主要介绍了UVM验证过程中经常使用到的断言方法。
pytest的断言assert、assume【pytest系列 2】
ben_na_的博客
03-31 5167
一、前言 pytest一般使用python自带的assert关键字进行断言 assume 是pytest断言的另一种方式，两者的区别在于： assert 出现断言失败，则后续断言不再执行 assume 如果出现断言失败的情况，会继续执行该断言后续的语句及断言 二、assert断言 说明 assert是python自带的，可以直接使用。assert关键字后面可以接一个表达式，只要表达式最终结果为True，那么断言通过，用例执行成功，否则用例执行失败。 如果有多个断言，并且某个断言失败后，后续的代码
【System Verilog】Assertion 断言
加油小狗的博客
07-12 2137
一、基本类型二、系统任务三、开关控制。
Scala 的参数检查与断言: require, assert, assume 和 ensuring
一叶不知秋
02-09 6056
似乎 C/C++ 的编程人员相比于 Java 更偏爱于断言，JDK 1.4 才开始引入 assert 的支持，但默认是关闭的，需要用 -ea 编译选项打开，否则代码中的 assert 语句全被忽略，一般会在单元测试中开启该选项。简单回顾一下 JDK 自带的断言，它用两种写法 assert object != null; assert object != null : "object
SV知识点总结-覆盖率
juvenilexhq的博客
04-05 9127
覆盖率 1.覆盖率的类型 代码覆盖率：（1）跳转覆盖率（2）行覆盖率（3）分支覆盖率（4）条件覆盖率（5）状态机覆盖率； 断言覆盖率：（interface和module都可以做，但是不能在class做） 断言中的一些基本操作符号：（1）|->和|=>（2）##（3）[*n]和[=n],注意a[*0]的情况 （4）and/or/intersect/frist_match/througuht/within/if/ended：and/or:开始时间相同；满足时间可以不相同（以稍晚的为主）；一
formal验证使用assume
最新发布
03-22
### 形式化验证中 `assume` 的作用 在形式化验证方法或工具中，`assume` 是一种重要的关键字，其主要用途是在 Formal 验证过程中定义约束条件。这些约束条件限定了设计的行为范围或者假设环境行为的合法性。通过引入 `assume`，可以减少状态空间的复杂度并提高验证效率。 #### 使用背景 在 Formal 方法中，`assume` 和 `assert` 起到互补的作用。具体来说，`assume` 定义的是 **允许发生的情况** 或者说是系统的输入约束；而 `assert` 则是用来描述期望的设计行为[^2]。这意味着，如果某个场景违反了 `assume` 中设定的前提，则该场景会被视为非法而不被考虑。 #### 工具支持 不同的 Formal 验证工具对 `assume` 提供的支持可能略有不同。例如，在 Cadence JasperGold 这样的工具中，可以通过 SystemVerilog Assertions (SVA) 来实现 `assume` 功能。而在 Synopsys VC Formal 平台下，也可以利用类似的机制来指定假设条件[^1]。 以下是具体的语法示例： ```systemverilog // Example of 'assume' usage in SVA for a design input constraint. property valid_input; @(posedge clk) assume(input_signal == 1'b0 || input_signal == 1'b1); endproperty : valid_input // Assertion to ensure the output behaves correctly under assumed conditions. property correct_output; @(posedge clk) assume(valid_input); // Ensure only legal inputs are considered assert(output_signal === ~input_signal); endproperty : correct_output ``` 在此代码片段中： - `valid_input` 属性指定了一个关于输入信号的有效性假设。 - 在 `correct_output` 属性中，先调用了 `assume` 确保只评估满足前提条件的状态组合，随后再执行实际的功能验证逻辑。 这种做法有助于排除不合理的测试向量，从而专注于有意义的形式分析路径。 #### 数学意义 从理论上讲，`assume` 可以看作是对状态转移图施加额外边界的操作。它帮助缩小探索的空间至那些符合特定业务规则或协议规定的子集之内。因此，即使某些极端情况确实可能导致错误，但如果它们违背了预先声明的假设，则不会影响最终结论的真实性。 --- ###
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值