FPGA第一天的学习-LED流水灯

FPGA第一天的学习-LED流水灯

每一次玩一块新的开发板我们都会首先做出一个流水灯,所以我也做出一个流水灯并且结合网上教程和自己的理解来试着将代码理解得更透彻。

1.硬件部分

由原理图我们可以知道时钟脚是PIN_E1,复位脚我们选择是PIN_M1;然后各个LED的连线情况为下图:

在这里插入图片描述

我们可以得知只有当LED0-7全接地的时候,LED才会有电流经过才可以点亮。所以我们又通过与原理图找到LED0-7每个LED所对应的引脚。

2.软件部分

相信以前玩过stm32的人会明白流水灯就只是写一段配置灯的程序加上在while里面不断地重复控制每个灯的亮灭。但FPGA有所不同,他需要我们自己先写一个类似定时器的东西名叫计数器。每隔一定的时间就可以产生一个高电平。代码如下:

在这里插入图片描述

等将这个写好过后我们我需要在开头先定义一些变量,如下图:

在这里插入图片描述

我们需要输入的有复位波形,系统时钟和输出引脚。reg [7:0]代表着8位LED。然后在写上流水灯的程序。

在这里插入图片描述

这个所完成的就是流水灯的功能了。其中有什么不懂欢迎留言。

附上源代码:
module LED(
input reset_l, //低电平复位
input sys_clk, //计数器时钟频率 50Mhz
output reg [7:0] led

); //程序开头的宏定义不能和工程里的不一样 否则报错。
reg [23:0] counter;

always@(posedge sys_clk or negedge reset_l)
begin
if(!reset_l)
counter<=24’d0; //如果复位的波形为低counter计数就非阻塞赋值为0。
else if(counter<=24’d1000_0000)
counter<=counter+1’b1; //因为是并行运算 所以我认为是每一语句都是以50Mhz速度在处理,所以这是计数器。10000000/500000000=0.2秒
else
counter<=24’d0;
end

always@(posedge sys_clk or negedge reset_l)
begin
if(!reset_l)
led<=8’hff; //将led数组所有全设置为11111111
else if(counter24’d1000_0000&&led0)
led<=8’hff;
else if(counter==24’d1000_0000)
led<={led[6:0],1’b0};
else ;
end
endmodule

led<={led[6:0],1’b0};
else ;
end
endmodule

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