VHDL日常编程warning/error总结

Warning (10631): VHDL Process Statement warning at IC_74HC595.vhd(47): inferring latch(es) for signal or variable “clk1”, which holds its previous value in one or more paths through the process

解释：
你的PROCESS里面形成了一个LATCH,而PROCESS执行的是时间进程,是顺序逻辑,而一旦形成了LATCH,就是组合逻辑了,这会造成逻辑混乱
按照提示来说,应该是“clk1”在一个PROCESS里面既被赋值了,又被作为某个IF结构的判断条件。所以在PROCESS结尾时,系统不明白你的IF条件到底是要用上一个NUM的值还是用这次执行了PROCESS以后的值.这就是形成了LATCH

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Error (10327): VHDL error at adderctl.vhd(18): can’t determine definition of operator “”+"" – found 0 possible definitions

解释：
+两方的数据类型不同

方法1：将你程序中的bit_vector改为 std_logic_vector，USE IEEE.STD_LOGIC_UNSIGNED.ALL以及USE IEEE.STD_LOGIC_SIGNED.ALL可以使得“+”两方具有不同的数据类型，但不支持bit_vector。
方法2：USE IEEE.STD_LOGIC_UNSIGNED.ALL以及USE IEEE.STD_LOGIC_SIGNED.ALL用一个就可以了。