[Place 30-823] Failed to process clock nets that should have matching clock routes. Reason: Found in

于 2024-08-24 10:50:06 发布
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分类专栏： FPGA 文章标签： fpga开发
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[Place 30-823] Failed to process clock nets that should have matching clock routes. Reason: Found incompatible user defined or fixed clock roots for related clocks ‘nvme_ref_design_i/nvme_pcie_bd_design_i/nvme_host_control/xdma_0/inst/pcie4c_ip_i/inst/nvme_pcie_bd_design_xdma_0_0_pcie4c_ip_gt_top_i/diablo_gt.diablo_gt_phy_wrapper/phy_clk_i/CLK_PCLK2_GT’ with user defined/fixed root in clock region X0Y3, and ‘nvme_ref_design_i/nvme_pcie_bd_design_i/nvme_host_control/xdma_0/inst/pcie4c_ip_i/inst/nvme_pcie_bd_design_xdma_0_0_pcie4c_ip_gt_top_i/diablo_gt.diablo_gt_phy_wrapper/phy_clk_i/CLK_CORECLK’ with user defined/fixed root in clock region X2Y3.

解决方式：
将BD文件产生方式改为GLOBAL

FPGA_Linuxer
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warning(orcap-1611): two nets in same schematic have the same name, but ther
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警告(orcap-1611)：同一电路图中的两个网络具有相同的名称，但是它们并不具有相同的属性。这可能会导致电路分析的错误或混淆。 在电路设计中，网络是指由多个器件或元件组成的部分。每个网络都应该具有唯一的名称和属性，以便在后续的分析和仿真过程中能够准确地识别和操作。 然而，在这个警告中，指出同一电路图中的两个网络具有相同的名称。这可能是一个错误或疏忽造成的。如果这两个网络具有相同的功能和连接关系，那么它们应该被归为同一个网络，并且名称应该相同。但是，如果它们具有不同的功能或连接关系，那么它们应该被分别命名，以免在后续的分析过程中造成混淆或错误。 为了解决这个问题，我们需要仔细检查电路图并确认这两个网络的属性。如果它们确实具有相同的属性，我们可以将它们合并为一个网络，并给予一个统一的名称。如果它们具有不同的属性，我们需要逐一检查它们在电路中的连接关系，并为它们分别确定唯一的名称。 在电路设计中，确保网络具有唯一的名称和属性是非常重要的。这有助于保证电路设计的准确性和可靠性。因此，在设计和绘制电路图时，我们应当注意避免出现网络名称重复的情况，并及时进行修正和调整。
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