在FPGA中用repeat实现8位二进制数的乘法

最新推荐文章于 2023-04-22 10:11:48 发布

jk_101

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分类专栏： FPGA

本文链接：https://blog.csdn.net/jk_101/article/details/106921842

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该博客详细介绍了如何使用Verilog语言编写一个模块，该模块执行重复乘法操作。输入变量为a和b，输出为outcome。通过循环结构和位操作，实现了当b的最低位为1时，将a左移一位并累加到outcome，然后更新a和b的值。整个过程在Verilog中进行了仿真验证。

摘要由CSDN通过智能技术生成

定义输入为a，b；输出为outcome；则：

module    mult_repeat(a,b,outcome);

    input    [size:1] a,b;

    output    [2*size:1] outcome;
    
    reg    [2*size:1]    temp_a,outcome;
    reg    [size:1]    temp_b;

always  @(a or b)
    begin
        outcome = 0;
        temp_a = a;
        temp_b = b;
        repeat  (size)             //repeat语句，size为循环次数
            begin
                if(temp_b[1])      //如果temp_b的最低位为1，就执行下面的加法
                    outcome = outcome + temp_a;
                temp_a = temp_a << 1;    //操作数a左移一位
                temp_b = temp_b >> 1;    //操作数b右移一位
            end
    end
endmodule

仿真后续补上。