PCB设计SI审查

PCB设计SI审查
1.信号线参考平面要完整，尽量不要跨分割。（CADENCE可以利用自带工具进行检查）

2.关键信号不要走在晶振/电源芯片/电感地下，晶振底下视情况进行挖空处理。此外，温度传感芯片底下建议挖空。

3.关键信号附上3w规则，确保参考完整，时钟不要参考电源平面，少打过孔，换层处添加回流过孔，有条件包地处理。（关键信号一般有：clk,rst,int,i2c,jtag）
4.模拟信号可以考虑加粗处理（不控阻抗的前提下，需要孔阻抗，按照阻抗线布线），包地，均匀打上地孔。（注：地过孔要均匀，地孔过少会引起emc问题）
5.注意检查走线长度约束，（有些芯片有线长约束），注意板材和走线长度的关系（高速板材上走线相对可以长一些，具体数值可以参考手册与仿真结果）
6.注意12v及以上的电源，其余电源和信号线请勿与前者互相参考，即，12v及以上电源请双面包地，或在表层处理，建议利用表层12v及以上的电源。
7.出图前要检查规则管理器，确保所有规则满足要求，格外注意TARGET是否设置正确。
8.最小规则确认。出图前备份文件，导入最小规则，确保可生产性，以及避免规则错误引起的开短路。
9.阻抗线线宽检查，由于模块复用，容易导致阻抗线线宽不一致，尤其注意高速信号，一定要保证阻抗连续性。（提示：CADENCE可以利用工具更改差分线宽间距）
10.差分过孔之间不能有其他信号走线。
11.高速信号远离其他信号和电源，可以考虑5H/7H/9H.